基于FPGA的DDR內存條的控制研究與設計

　　3 FPGA對DDR SDRAM的控制

　　本設計中使用的FPGA是ALTERA公司的cyclone II系列的EP2C20F484C6。對內存條的工作模式設置為BL=4，CL=3，如圖7為FPGA對DDR SD-RAM的控制模塊框圖。

　　其中，Clkin為外部輸入的時(shí)鐘信號，為了使FPGA到DDR SDRAM的兩對時(shí)鐘信號的質(zhì)量盡量好，使用FPGA內部的兩個(gè)鎖相環(huán)輸出差分時(shí)鐘信號。為了保證鎖相環(huán)輸出的兩路差分信號相位一致，在設計PCB時(shí)我們使晶振輸出到FPGA兩個(gè)PLL輸入的布線(xiàn)距離相等，為了保證兩個(gè)鎖相環(huán)輸出信號到達DDR SDRAM接口時(shí)相位一致，由FPGA鎖相環(huán)輸出到DDR SDRAM的接口布線(xiàn)長(cháng)度相等。

　　控制模塊采用的工作模式是按照圖2所示的狀態(tài)來(lái)跳轉，上電以后首先是對DDR SDRAM進(jìn)行初始化，初始化完成以后就可以進(jìn)出等待工作的狀態(tài)。此時(shí)刷新計數器開(kāi)始計數，等待7．8 us后給出刷新請求，在空閑狀態(tài)時(shí)(IDEL)刷新請求的優(yōu)先級最高，響應刷新請求后執行REFR-ESH指令同時(shí)復位刷新計數器。初始化后如果FIF00的讀空標志為O說(shuō)明FIF00中有數據，此時(shí)可以進(jìn)入到寫(xiě)狀態(tài)。由于采用的是BL=4的工作狀態(tài)，寫(xiě)操作每次都寫(xiě)入4個(gè)64位的數。所以，我們將輸入的數據進(jìn)行并位成256位的數，每次寫(xiě)操作只需要從FIF00中讀出一個(gè)256位的數。假設我們采用1OOMHz的時(shí)鐘，每寫(xiě)4個(gè)64位的數大概需要10個(gè)時(shí)鐘周期。如果輸入的數據位寬為16位，那么由外部傳給FPGA的數據率要小于160 MHz。寫(xiě)操作完成的時(shí)候進(jìn)入空閑狀態(tài)，等待刷新標志或者讀空標志。讀的時(shí)候需要等待系統發(fā)出讀命令(read)，然后進(jìn)入讀狀態(tài)，讀出的數據由Ddrout[127：O]送到FIF01和FIF02中。通過(guò)控制FIF01和FIF02的寫(xiě)請求信號來(lái)實(shí)現將數據分別寫(xiě)入。讀的時(shí)候BL=4每次讀出4個(gè)64位數，執行一次讀操作大約需要10個(gè)時(shí)鐘周期。如果輸出的數據位寬為16位，那么數據由FPGA向外傳輸的速率要小于160 MHzo控制模塊在讀寫(xiě)內存條的時(shí)候控制數據模塊來(lái)實(shí)現數據率為時(shí)鐘速度的兩倍，數據模塊使用兩個(gè)時(shí)鐘一個(gè)是系統時(shí)鐘一個(gè)是2倍的系統時(shí)鐘。

　　因為DDR SDRAM的控制相對復雜，我們可以使用內存條的vefilog模型，通過(guò)對內存條的vefilog仿真，我們可以知道自己程序的正確性，圖8為modelsim中的仿真波形。如果仿真過(guò)程正確，我就可以對程序進(jìn)行編譯，布局布線(xiàn)，然后下載到FPGA中，由于布局布線(xiàn)的延時(shí)，輸出的信號波形與仿真波形不一致，此時(shí)，可以通過(guò)調整FPGA內部的鎖相環(huán)來(lái)調整時(shí)序，實(shí)現對內存條的控制。

　　4 結束語(yǔ)

　　通過(guò)介紹內存條的工作原理，以及內存條電路設計時(shí)的注意事項的介紹，我們可以更合理的實(shí)現FPGA與內存條的互連。最后，給出FPGA內部對內存條控制的方法，以及給出仿真波形，實(shí)現對內存條的控制。實(shí)現FPGA對DDRSDRAM內存條的控制，可以實(shí)現大容量高速的數據存儲，在工程中的得到廣泛的應用。