基于FPGA的DDR內存條的控制研究與設計

　　2 內存條電路設計

　　由于DDR SDRAM采用的時(shí)鐘頻率較高，加上DDRSDRAM的數據率為時(shí)鐘速率的兩倍，DDR SDRAM對時(shí)鐘質(zhì)量的要求很高，必須保證時(shí)鐘上升沿的時(shí)間小于5％的時(shí)鐘周期。DDR SDRAM的數據線(xiàn)與相對應的數據采樣信號(DQS)的長(cháng)度要盡量相等，來(lái)保證數據的采樣窗口盡量要大一些。由于信號質(zhì)量要求高，我們將所有的信號線(xiàn)都采用微電線(xiàn)和帶狀線(xiàn)來(lái)傳輸。使用FPGA和內存條的IBIS模型進(jìn)行仿真來(lái)保證設計中信號的完整性，我們將信號分為3類(lèi)，第一類(lèi)，由FPGA到DDR SDRAM的時(shí)鐘差分信號；第二類(lèi)，由FPGA到DDR SDRAM的控制線(xiàn)；第三類(lèi)，FPGA與DDR SDRAM之間的雙向傳輸線(xiàn)。對三類(lèi)IBIS模型的herperlinx仿真如圖4：

　　通過(guò)仿真我們可以確定3類(lèi)信號線(xiàn)中帶狀線(xiàn)和微帶線(xiàn)板厚，銅厚，以及信號線(xiàn)的線(xiàn)寬，線(xiàn)長(cháng)等參數。