一種基于FPGA的復數浮點(diǎn)協(xié)方差矩陣實(shí)現

　　2 仿真結果

　　可編程邏輯設計有許多內在規律可循，其中一項就是面積和速度的平衡與互換原則。面積和速度是一對對立統一的矛盾體，要求一個(gè)設計同時(shí)具備設計面積最小，運行頻率最高，這是不現實(shí)的。于是基于面積優(yōu)先原則和速度優(yōu)先原則，本文分別設計了協(xié)方差矩陣的串行處理方案和并行處理方案，并用Altera＼stratix＼EP1S20F780C7進(jìn)行板上調試。其調試結果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運算速度卻是后者的11倍。

　　2．1 串行處理方案仿真結果

　　如圖5所示，clk為運算的總控制時(shí)鐘；reset為復位控制信號，高電平有效；rd為讀使能信號，低電平有效；wr為寫(xiě)使能信號，低電平有效；wr_clk為寫(xiě)時(shí)鐘信號，上升沿觸發(fā)；q_clk為讀時(shí)鐘信號，上升沿觸發(fā)；ab_re(31：O)和ab_im(31：O)為乘法器輸出的實(shí)部和虛部。q_t2為矩陣乘累加模塊的同步時(shí)鐘信號；clkll，state(3：O)，clkl和state(3：0)是狀態(tài)機的控制信號，控制矩陣運算規則。

　　如圖5所示，在100 ns時(shí)reset信號有效(即reset=‘1’)，所有狀態(tài)清零。從335～635 ns間，寫(xiě)使能信號有效(wr=‘O’)且有兩個(gè)寫(xiě)時(shí)鐘信號的上升沿到來(lái)，即向任意一個(gè)通道的FIFO中存入兩個(gè)快拍采樣數據，最后輸出結果應該有兩個(gè)矩陣，如圖6所示。當FIFO為空時(shí)，運算停止，所有狀態(tài)清零。等待新采樣數據的到來(lái)。

　　圖5中，在350 ns時(shí)，讀使能有效(rd=‘0’)且有一個(gè)讀時(shí)鐘信號的上升沿到來(lái)，所以empty信號存在短暫的不空(empty=‘O’)狀態(tài)，捕獲到這個(gè)信息，便觸發(fā)單穩態(tài)觸發(fā)器模塊，產(chǎn)生具有121個(gè)clk時(shí)鐘周期長(cháng)度，占空比為120：1的q_clk信號，進(jìn)行FIFO的讀操作。

　　在350～535 ns時(shí)間段，因為寫(xiě)時(shí)鐘信號沒(méi)有到來(lái)，所以FIFO為空(empty=‘1’)。從550 ns～24．75 μs時(shí)間段讀時(shí)鐘信號沒(méi)有上升沿到來(lái)，整個(gè)設計處于第一個(gè)矩陣的運算過(guò)程中，即運算一個(gè)矩陣所需要的時(shí)間為24．2 μs。與此同時(shí)，第二個(gè)數據寫(xiě)入FIFO，empty一直處于不空狀態(tài)(empty=‘O’)。

　　在第一個(gè)矩陣運算結束之后，即24．6μs時(shí)，系統檢測到empty=‘0’，開(kāi)始讀數據并觸發(fā)第二個(gè)矩陣運算的時(shí)鐘控制信號。如圖6所示，在24．6μs時(shí)，empty=‘1’。FIFO中的第二個(gè)數據被讀出，處于空狀態(tài)。從24．85～49．05μs進(jìn)入第二個(gè)矩陣的運算周期。

　　在仿真時(shí)，輸人數據為16位的定點(diǎn)數(1+j1；O+jO；2+j2；3+j3；4+j4；5+j5，6+j6；7+j7；8+j8；9+j9；A+jA)，輸出結果為32位的單精度浮點(diǎn)數。選擇的主時(shí)鐘周期為200 ns。在實(shí)際調試過(guò)程中，整個(gè)系統可以在50 MHz主時(shí)鐘頻率下正常工作。