一種基于FPGA的復數浮點(diǎn)協(xié)方差矩陣實(shí)現

　　1．4 浮點(diǎn)復數乘累加器

　　1．4．1 復數乘法器

　　假設有兩個(gè)復數分別為a+jb和c+jd，這兩個(gè)數的乘積為：

　　復數乘法器的工作原理如圖3所示，其中所用到的加法、減法和乘法器都是基于浮點(diǎn)的運算。值得一提的是，在實(shí)現浮點(diǎn)加減法的時(shí)候，可以將尾數連同符號位轉化為變形補碼形式后再進(jìn)行加減運算。這樣做的目的是方便判斷數據是否溢出(變形補碼判斷溢出的規則是：當兩位符號位不同時(shí)表示溢出，否則無(wú)溢出。無(wú)論數據是否溢出，第一位符號位永遠代表真正的符號)，若溢出，則將尾數右歸，指數部分加1，若沒(méi)有溢出，則將尾數左歸(規格化)。浮點(diǎn)乘法相對較簡(jiǎn)單，對應階碼相加，尾數相乘可以采用定點(diǎn)小數的任何一種乘法運算來(lái)完成，只是在限定只取一倍字長(cháng)時(shí)，乘積的若干低位將會(huì )丟失，引入誤差。

　　1．4．2 浮點(diǎn)復數乘累加器

　　以11個(gè)陣元的圓陣為例，實(shí)現串行處理方案的浮點(diǎn)復數乘累加器的原理如圖4所示，實(shí)部和虛部(雙通道)的乘累加器模塊工作原理一樣。

　　121階數據緩存器實(shí)際上就是121個(gè)數據鎖存器級聯(lián)形成的一個(gè)移位寄存器，初始狀態(tài)為零。當浮點(diǎn)復數乘法器有輸出的時(shí)候，啟動(dòng)數據緩存器與之進(jìn)行加法操作，121個(gè)時(shí)鐘周期以后可以實(shí)現一次快拍采樣的矩陣累加。累加清零信號由時(shí)序控制器給出，當所有的快拍采樣點(diǎn)運算都結束之后，數據緩存器輸出累加結果(即協(xié)方差矩陣的運算結果)，同時(shí)控制器送出一個(gè)清零信號，清零121階數據緩存器。