基于e語(yǔ)言的驗證自動(dòng)化系統

驗證技術(shù)的發(fā)展

在目前的集成電路設計中，芯片的規模和復雜程度正呈指數增加，為保證所設計芯片功能的正確性，需要花費比以往更多的時(shí)間和人力，困難度大幅增加。而且，目前的功能驗證能力已經(jīng)遠遠落后于設計能力，功能驗證正成為大規模芯片設計的瓶頸。設計人員通常需要花費50%~70%的時(shí)間去驗證他們的設計。雖然有形式驗證等多種驗證方法可供選擇，但是設計者還是偏好基于仿真的驗證，本文中的驗證主要是指仿真。為了降低驗證的工作量和提高驗證的效率，越來(lái)越多的設計人員采用高級驗證語(yǔ)言(HLV)來(lái)進(jìn)行芯片驗證。

驗證技術(shù)的發(fā)展主要經(jīng)歷了以下幾個(gè)階段：

1． 基于HDL語(yǔ)言的驗證

用HDL語(yǔ)言來(lái)建立測試平臺和編寫(xiě)測試向量，將激勵輸入給設計，然后檢查設計的輸出。這種方法的缺點(diǎn)是測試平臺和測試向量的建立和編寫(xiě)非常復雜和困難，并且驗證所需的激勵難以達到足夠的覆蓋率。

2． 面向對象的驗證

由于采用HDL語(yǔ)言進(jìn)行驗證的局限性，設計人員可以使用面向對象的高級語(yǔ)言(如C++、Python)來(lái)建立驗證環(huán)境和編寫(xiě)激勵。這種驗證方法可以使設計人員從比較抽象的設計高層，對設計的輸入和輸出進(jìn)行建模，然后通過(guò)驗證環(huán)境與仿真器的通信接口，將抽象的數據模型轉換成比特形式的數據。這種驗證方法大大降低了編寫(xiě)激勵的工作量，但是驗證環(huán)境的建立相對復雜，比如驗證環(huán)境與仿真器的通信接口等。

3． 隨機產(chǎn)生激勵

由于測試激勵編寫(xiě)的工作量非常大，所以設計人員逐步采用隨機產(chǎn)生測試向量的方法，以減輕編寫(xiě)激勵的工作量，并提高驗證的覆蓋率。但是它的缺點(diǎn)在于，由于激勵是隨機產(chǎn)生的，所以給驗證結果的檢查帶來(lái)了一定難度，并且設計者不能根據要驗證的設計屬性來(lái)產(chǎn)生所需的激勵，即不能根據約束來(lái)產(chǎn)生激勵。
4． 驗證平臺工具

由于驗證環(huán)境的建立過(guò)于復雜，因此出現了驗證平臺工具，通過(guò)這種工具可以大大減少建立驗證環(huán)境的工作量。但是這類(lèi)驗證工具不能使驗證人員通過(guò)設計的抽象層來(lái)編寫(xiě)激勵，而且不能實(shí)現設計時(shí)序行為的檢查。

驗證自動(dòng)化系統

由于上述驗證方法都或多或少具有局限性，所以需要一種完善的驗證系統。根據上節所述，一種完善的驗證自動(dòng)化系統需要具備以下幾個(gè)功能：首先它能夠定義驗證計劃；然后能夠提供接口，用高級語(yǔ)言從抽象的層次產(chǎn)生基于約束的激勵；并且能方便高效地建立驗證環(huán)境；最后能夠完成設計時(shí)序行為的驗證和基于斷言的功能覆蓋率的驗證。

e語(yǔ)言是一種功能強大的驗證語(yǔ)言，它可以很好地實(shí)現一個(gè)驗證自動(dòng)化系統，如圖1所示。在這個(gè)驗證系統中，首先可以根據驗證者的需要，用e語(yǔ)言來(lái)制定一些約束，根據這些約束來(lái)產(chǎn)生驗證需要的激勵。由于e可以很好地與Verilog和VHDL仿真器通信，因此可以將這些用e語(yǔ)言抽象描述的數據轉換成比特形式，然后加載給設計；再通過(guò)和仿真器的通信，對系統進(jìn)行功能仿真，并將設計的輸出收集起來(lái)，這時(shí)可以將比特形式的數據轉換回e語(yǔ)言的抽象描述，以便于對設計行為與預期結果進(jìn)行檢查。除此之外，e語(yǔ)言還可以實(shí)現設計時(shí)序行為的檢查。如果一個(gè)中斷必須在請求后的5個(gè)周期后發(fā)出，可以通過(guò)e語(yǔ)言來(lái)描述這個(gè)設計屬性，通過(guò)仿真來(lái)檢查其是否滿(mǎn)足。最后，e語(yǔ)言還可以用來(lái)進(jìn)行基于斷言的功能覆蓋率驗證。

基于e語(yǔ)言的驗證環(huán)境與仿真器的交互

在具體介紹基于e語(yǔ)言的驗證環(huán)境之前，先介紹一下基于e語(yǔ)言的驗證環(huán)境與仿真器的通信機理。目前，Cadence公司的工具Specman Elite支持用e語(yǔ)言來(lái)建立驗證自動(dòng)化系統，Specman Elite提供可配置、可再使用和可擴展的驗證組件，這些組件被稱(chēng)為eVC。eVC采用高級驗證語(yǔ)言e編寫(xiě)，能夠產(chǎn)生足夠多的測試激勵訊號，并能對設計行為與預期結果進(jìn)行檢查確認。eVC可以極大地縮短驗證時(shí)間，提高產(chǎn)品品質(zhì)。所以本文將以Specman為例來(lái)介紹基于e語(yǔ)言的驗證環(huán)境與仿真器是如何協(xié)同工作的。

Specman和仿真器在仿真的過(guò)程中是兩個(gè)獨立并行的進(jìn)程，它們通過(guò)通信接口(stubs文件)來(lái)進(jìn)行通信，其結構如圖2所示。

仿真環(huán)境包含以下各組成部分：
Specman：整個(gè)驗證環(huán)境是用e語(yǔ)言實(shí)現的，其中包括約束、激勵產(chǎn)生、驅動(dòng)、檢查、覆蓋率等，所有的e文件都由Specman編譯和仿真。

仿真器：Verilog或VHDL仿真器，它通過(guò)stubs文件與Specman進(jìn)行通信。
外界庫：仿真用到的一些模型可能是基于C語(yǔ)言的，e語(yǔ)言可以很好地導入這些模型來(lái)進(jìn)行仿真。

設計：基于Verilog或VHDL的設計。

仿真文件：在仿真中可能用到的一些外部模型，如總線(xiàn)功能模型等。
頂層：包括設計和各種模型的例化和一些驅動(dòng)輸入或收集輸出的寄存器。
Stubs文件：Specman讀入所有的e文件，然后用一個(gè)命令來(lái)生成所需要的Stubs文件，這個(gè)文件在仿真過(guò)程中是由仿真器編譯和仿真的。

基于e語(yǔ)言的驗證環(huán)境

基于e語(yǔ)言的驗證環(huán)境包括許多組成部分，其基本結構如圖3所示。

其中數據對象代表固定格式的測試向量，如數據包、視頻中的一幀數據，或CPU的一種指令。激勵產(chǎn)生會(huì )對數據對象添加一定的約束，隨機產(chǎn)生基于約束的激勵。輸入驅動(dòng)中包括一個(gè)輸入程序，負責將數據輸入給設計，根據設計的不同，有可能對設計進(jìn)行重復多次的輸入。輸出采集中包括一個(gè)采集設計輸出的程序，并將采集到的數據轉換成數據對象定義的形式，然后送到數據檢查模塊進(jìn)行檢查。數據檢查部分產(chǎn)生所需要的數據和存儲收集到的數據的程序，并完成數據檢查。協(xié)議檢查通過(guò)定義一些時(shí)序上的斷言來(lái)監控設計的協(xié)議，如果違反了協(xié)議將產(chǎn)生警告或錯誤提示。覆蓋率分析會(huì )分析設計中的斷言，給出設計的功能覆蓋率報告。

Specman提供約束解釋器和通信信道來(lái)進(jìn)行e語(yǔ)言的仿真，界面對象(interface object)負責將數據對象驅動(dòng)給設計的界面，系統對象(system object)包括各種不同的界面對象。界面對象和系統對象根據每個(gè)設計來(lái)編寫(xiě)，如對CPU進(jìn)行驗證時(shí)，根據設計定義輸入給CPU的數據對象(指令格式等)，因此驗證環(huán)境不需要隨著(zhù)設計的改變而改變，所以一個(gè)設計的環(huán)境是可以重用的。不同的測試激勵通過(guò)約束數據對象、界面對象、系統對象來(lái)產(chǎn)生。驗證環(huán)境的劃分框圖如圖4所示。

基于e語(yǔ)言的驗證環(huán)境的文件層次結構如圖5所示，其最頂層文件名字固定為sys，在sys下例化所有的模塊。

結語(yǔ)

本文介紹了目前國外各大芯片設計公司所采用的最新的驗證技術(shù)——基于e語(yǔ)言的自動(dòng)驗證系統。采用e語(yǔ)言建立驗證環(huán)境、編寫(xiě)測試激勵，可大大降低芯片驗證人員的工作量，提高驗證效率。