設計指南Q&A系列：高速模數轉換器

現在的高速模-數轉換器有多快？

管道結構、硅雙極和CMOS工藝技術(shù)決定了商用高速轉換器的采樣頻率在300Msamples/s以下，典型的分辨率范圍在12到14位之間。300Msamples/s比起1Gsample/s來(lái)說(shuō)速度差距非常大。相對較新的可以達到1Gsample/s的轉換器都擁有8或者10位的分辨率，并在雙極和CMOS技術(shù)中采用閃存或者折疊/內插式結構。目前轉換器中速度最快的一種是一個(gè)雙通道轉換器，這個(gè)雙通道轉換器建于一個(gè)單芯片上，交叉存取速度可以達到3Gsamples/s。

高速ADC的速度和分辨率之間是一個(gè)怎樣的折衷關(guān)系？

在測試器件中，更高的采樣率讓設計者們可在規定時(shí)間內測量更大范圍的信號頻率和更高的分辨率。而在通信中，更高的采樣率可以讓更大寬帶的輸入信號被數字化。另一方面，分辨率可轉換為動(dòng)態(tài)范圍，8位的分辨率適用于示波器，因為它是和典型的顯示分辨率相匹配的。

相比之下，頻譜分析儀需要更高的分辨率，因此會(huì )使用較慢的高速ADC。在通信中，速度非?？斓?位轉換器被用于衛星和微波點(diǎn)對點(diǎn)通信，因為在這些領(lǐng)域要求信號強度高度一致。而速度較慢但分辨率較高的ADC則被用于手機基站，來(lái)處理近距離和遠距離信息源之間信號強度的偏差。

結構如何影響速度？

大部分速度沒(méi)有低于1Gsample/s的高速轉換器的管道結構中都有一些偏差，在這些結構中一部分連續采樣是并列進(jìn)行的。移位寄存器及時(shí)地集結各個(gè)階段的位，并將組合的采樣信號傳遞到糾錯邏輯單元。速度高于1Gsample/s的一些轉換器采用閃存結構，利用大的比較器陣列在一個(gè)步驟內轉換采樣信號。由于一個(gè)N位的閃存轉換器要求2N-1個(gè)比較器，所以它們對功率的要求非常大，并占據很大的硅片面積。1993年問(wèn)世但卻沒(méi)有大規模商品化的折疊/內插式架構則減少了所需比較器的數量，從而促成了CMOS實(shí)現數千兆赫速率的這一新的飛躍。

為什么折疊/內插式結構的速度如此之快？

依靠良好設計，折疊/內插式結構ADC的速率達到了800Msamples/s。不僅如此，“單個(gè)”ADC（速率為1和1.5Gsamples/s）實(shí)際上是一個(gè)普通芯片上的交叉存取的雙通道器件。最新的芯片帶有一對交叉存取ADC，并且自身交叉存取速度達到2和3Gsamples/s。

要達到這種速率也不是那么容易的。交叉存取通常會(huì )影響性能，因為交叉器件的較時(shí)不一致，而增益和偏移也不一定匹配。要保持可能的速度增益，就要求緊密抖動(dòng)和扭曲校正，以及一定程度的片上增益、偏移和較時(shí)的校準。

折疊/內插式結構是如何工作的？

這個(gè)結構有四個(gè)功能：折疊、內插、均衡(averaging)和校準。折疊對模擬輸入信號進(jìn)行處理，以將之映射或折疊成鋸齒波，從而減少折疊所需的比較器數量。那就是說(shuō)，一個(gè)折疊因數為3的8位ADC中，(28?C1)/3或者85個(gè)比較器被輸入電壓范圍內的三個(gè)段共享，因此每個(gè)比較器都對應三個(gè)連在一起的彼此極性相反的寬范圍放大器的輸出（如圖）。

層疊階段增加了折疊，并進(jìn)一步減少了需要的比較器的數量。為恢復這些在映射或折疊中丟失的信息，額外的“粗調”比較器被用來(lái)隔離這些輸入信號所在的折疊層。由于粗調比較器和普通比較器是并行運行的，也就沒(méi)有了判定反饋環(huán)路，從而就如在其它非閃存結構中那樣，使得高速吞吐量成為了可能。

通過(guò)內插，層疊的前置放大器階段為每一個(gè)“帶電的”交叉點(diǎn)產(chǎn)生多重“虛擬”交叉點(diǎn)。通過(guò)允許不是輸入產(chǎn)生的交叉點(diǎn)橫跨參考電壓，內插可減少需要的前端放大器的數量。

均衡和校準

均衡減弱了器件噪音和偏移的影響，包括由折疊產(chǎn)生的偏移。每一個(gè)放大器的輸出由鄰近的輸出迭生。與閃存結構相比，折疊對器件的偏移更敏感，而CMOS對則比雙極更難匹配。解決方法就是校準這些前置放大器的偏移。芯片設計者通過(guò)共享同樣的輸入緩沖和在校準路徑中包括追蹤及保存(track-and-hold)，來(lái)匹配交叉存取的信道的增益和偏移。而至于信道間的采樣光孔偏移，他們則通過(guò)采用一個(gè)通用采樣時(shí)鐘來(lái)處理。