一文理清ADC五大架構特點(diǎn)

ADC 是什么？我們?yōu)槭裁葱枰?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/ADC">ADC？ADC有哪些架構？他們的工作原理和特點(diǎn)是什么，分別適用于哪些場(chǎng)景？今天，我們就來(lái)逐一解密！

文末匯總了ADC五大架構的速度、精度和應用場(chǎng)景對比，如此實(shí)用又貼心？火速收藏！

一、ADC 是什么？

ADC 的英文全拼是 Analog to Digital Converter，中文為模數轉換器，它可以將連續模擬輸入信號轉換為離散的數字信號，并以一序列 1 和 0 的形式進(jìn)行傳送。這些輸入信號被量化為數字量后，再進(jìn)行傳輸或進(jìn)一步后續處理時(shí)，就不易受噪聲干擾。

模擬信號：連續變化的物理量所表達的信息，如溫度、濕度、壓力、長(cháng)度、電流、電壓、光強、音色等。

數字信號：自變量和因變量都是離散的數據信息，通常容易被 MCU/DSP/CPU 進(jìn)行后續處理的二進(jìn)制數來(lái)表達。

從模擬到數字的變換就像從真實(shí)世界進(jìn)入到像素世界，我們日常生活中常講到的數碼相機、手機上的攝像頭模組內，就包含一個(gè)成像專(zhuān)用的 ADC，將圖像中每個(gè)像素單元的模擬光強度值轉換成數字量。

二、我們?yōu)槭裁葱枰狝DC？

現實(shí)世界中，我們被溫度、濕度、光、聲等物理量包圍，作為有著(zhù)感知能力的生物體，我們能夠非常自然地獲取模擬信號，并與這些物理量達成默契，但是對于 CPU、MCU 等各類(lèi)電子設備來(lái)說(shuō)，這些信號卻很難被理解。

在數字化社會(huì )中，一切事物都被賦予了可量化的期待，對數據的讀取、處理、傳輸和存儲，成為了人類(lèi)認識事物的基本邏輯。

因此，我們需要將現實(shí)世界中的模擬信號轉換為機器能夠理解的數字表達?，F實(shí)世界和數字世界的“窗戶(hù)紙”將由模數轉換器（ADC）來(lái)捅破。

三、ADC有哪些架構？工作原理是什么？

ADC 架構有：并行比較型（Flash），逐次逼近型（Successive Approximation Register），積分型（Integrating），增量型（Delta-Sigma），流水線(xiàn)型（Pipeline）等。

1.并行比較型（Flash）

下圖是并行比較型 ADC 的拓撲原理圖，采樣輸入信號和設置好的比較電平直接比較得到輸出。

下圖中假設有 n 個(gè)比較器，最下面的是第 1 個(gè)，滿(mǎn)量程輸入電平是 V_fsr，作為參考電壓，由 n+1 個(gè)等值電阻將其均分為 n 個(gè)階梯，那么第 X 個(gè)比較器負向輸入電壓為 V_fsr·X/(n+1)，如果從第 m 個(gè)比較器開(kāi)始以上的比較器輸出都是 0，以下的輸出都是 1，那么輸入信號電壓為：

V_in=V_fsr·m/(n+1)

2.逐次逼近型（SAR）

一個(gè) n 位分辨率的 SAR 型 ADC，第一階段，輸入信號先和設定好的比較電平輸入比較器作比較，比較電平設置為 ADC 滿(mǎn)量程的一半 V_fsr·2^-1，輸出第一位二進(jìn)制結果 B₁，將 B₁ 存入寄存器，第二階段，輸入比較器的比較電平根據第一次的比較結果設置為 V_fsr·2^-1+(2·B₁-1)V_fsr·2^-2，此處的 B₁ 及后面公式中的 B₂, B₃, B_n-1, B_n 均作為十進(jìn)制數參與計算，比較后輸出第二位結果 B₂，同樣存入寄存器，進(jìn)入第三階段，比較電平設置為 V_fsr·2^-1+(2·B₁-1)V_fsr·2^-2+(2·B₂-1)V_fsr·2^-3，得到第三位結果 B₃，直至第 n 階段，比較電平設置為 V_fsr·2^-1+(2·B₁-1)V_fsr·2^-2+(2·B₂-1)V_fsr·2^-3+…+(2·B_n-1-1)V_fsr·2^-n，得到最后一位結果 B_n，由最高位 B₁ 至最低位 B_n 組成的 n 位二進(jìn)制數即為該 n 位 ADC 的輸出結果，轉化為 10 進(jìn)制數 D，那輸入信號的電平測量值等于 V_fsr·D·2^-n。

例如下圖是一個(gè) 6bit 的 SAR 型 ADC 的轉化流程，輸入信號先和 V_fsr/2 比較得到最高位 1，之后再和 V_fsr/2+V_fsr/4 比較得到第二位 1，繼續下去，得到二進(jìn)制結果 110101，根據上文的公式 V_fsr·D·2^-n 得出輸入電平為 53·V_fsr/64，理論誤差小于 V_fsr/64。

3.積分型（Integrating）

下圖是單斜率積分型 ADC 的拓撲原理圖，通過(guò)積分器從 0 電平積分到達采樣信號電平的時(shí)間計算得到采樣電平。

采樣開(kāi)始時(shí)，積分器開(kāi)始積分，同時(shí)計數器開(kāi)始對輸入的時(shí)鐘信號 Clk 計數，假設該時(shí)鐘頻率為 f，積分電流為 V_ref/R，經(jīng)過(guò)時(shí)間 t 后 A 點(diǎn)電壓超過(guò)輸入信號的電壓值，比較器輸出從 1 跳變至 0，計數器停止計數，得到計數值 k，通過(guò)下方公式計算得到輸入電壓。

V_in=(V_ref/R)·k/(C·f)

另外還有雙斜率積分型ADC，分時(shí)將輸入電平和參考電平分別做正向和反向積分，可以更好的消除積分電路帶來(lái)的誤差，但是會(huì )增加一次積分時(shí)間，轉換速度會(huì )更慢。

4.增量型（Delta-Sigma）

增量型 ADC 的拓撲原理圖如下，先看積分器，如果輸出小于 0，比較器輸出 1，否則輸出 -1，比較器輸出 1 時(shí)，乘法器輸出 V_ref，否則輸出 -V_ref，所以當積分器輸出大于 0 時(shí)，將有 V_in-V_ref 輸入到積分器中進(jìn)行下一次比較，否則輸入 V_in+V_ref，記錄每一次比較器的輸出，統計輸出 -1 的次數 X 和總比較次數 m，通過(guò)下方公式來(lái)計算輸入電平，總的比較次數越高，分辨率越高。

V_in=V_ref·(2·X-m)/m

5.流水線(xiàn)型（Pipeline）

流水線(xiàn)型 ADC 通常由多個(gè)相同結構的子單元組成，每個(gè)子單元包含一個(gè) ADC，一個(gè)反向DAC，一個(gè)減法器，一個(gè)固定增益的放大器構成，子單元中的 ADC 多為 Flash 型，也有 SAR 型。

如下圖，假如一個(gè) X 階的理想化流水線(xiàn) ADC，子單元中的 ADC 的精度為 n bit，該子單元滿(mǎn)量程為 V_fsr，假設該子單元 m 輸入信號 V_in 被該子單元內 ADC 量化的結果為 A_m·V_fsr，那么該單元可輸出的結果最小值 A_min=0，最大值 A_max=(2-ⁿ-1)/2ⁿ，將 V_in 和該量化結果通過(guò) DAC 轉化為模擬信號后送入減法器會(huì )得到一個(gè)小于等于 V_fsr·2-^-n 的差值 V_in-A_m·V_fsr，該差值通過(guò)子單元內增益為 2ⁿ 的放大器放大后得到電平為 2ⁿ·(V_in-A_m·V_fsr) 的模擬信號輸出該單元，再作為輸入進(jìn)入下一級子單元 m+1，經(jīng)過(guò)同樣的流程得到量化結果 A_m+1·V_fsr，每一級將輸入信號和量化信號的差值放大后送至下一級再做量化，經(jīng)過(guò) X 階最終會(huì )產(chǎn)生一個(gè) X·n 位精度的量化結果，由以下公式計算，

V_in=V_fsr(A₁+A₂·2^-n+A₃·2^-2n+…+A_X·2^-(X-1)n)

以上是理想狀態(tài)，而實(shí)際情況是前級 ADC 的失調誤差會(huì )導致輸入信號和 DAC 輸出的差值超出 0 到 V_fsr·2^--n 的范圍，此時(shí) 2^-n 的增益會(huì )導致輸入到下一級的信號超出量程范圍，為解決這個(gè)問(wèn)題一般的做法是將放大器的增益降為 2^-n-1，利用后一級的冗余測量范圍來(lái)校正上一級的誤差。

每一級在完成當前流程后新的信號便可以輸入進(jìn)行新的量化，因此平均轉換時(shí)間僅相當于信號走完單個(gè)子單元的時(shí)間 t，所以平均轉換速度會(huì )很快，但是每個(gè)信號需要通過(guò)所有級才可以得到最終結果，因此當一個(gè)信號輸入到得到結果至少需要時(shí)間 Xt，因此流水線(xiàn)型 ADC 是一種轉換快，但是高精度的會(huì )有較高的延遲。

四、ADC五大架構對比