異質(zhì)異構Chiplet正成為后摩爾時(shí)代AI海量數據處理的重要技術(shù)路線(xiàn)之一，正引起整個(gè)半導體行業(yè)的廣泛關(guān)注，但這種方法要真正實(shí)現商業(yè)化，仍有賴(lài)于通用標準協(xié)議、3D建模技術(shù)和方法等。然而，以拓展摩爾定律為標注的模擬類(lèi)比芯片技術(shù)，在非尺寸依賴(lài)追求應用多樣性、多功能特點(diǎn)的現實(shí)需求，正在推動(dòng)不同半導體材料的異質(zhì)集成研究。

為此，復旦大學(xué)微電子學(xué)院張衛教授、江南大學(xué)集成電路學(xué)院黃偉教授合作開(kāi)展了Si CMOS+GaN單片異質(zhì)集成的創(chuàng )新研究，并在近期國內重要會(huì )議上進(jìn)行報道。復旦大學(xué)微電子學(xué)院研究生杜文張、何漢釗、范文琪等同學(xué)承擔了相關(guān)研究工作。

前 言

氮化鎵（GaN）憑借其遠超硅（Si）的高功率密度和效率優(yōu)勢，基于高達 537 的巴利加優(yōu)值（相較于 Si 的 1），已然成為人工智能 GPU 和 CPU 供電的核心關(guān)鍵技術(shù)，在半導體領(lǐng)域備受矚目。然而，當下 GaN 集成技術(shù)仍存在諸多局限。一方面，GaN HEMT 僅能作為 N 型晶體管運行，致使器件功能多樣性匱乏，難以充分滿(mǎn)足復雜的集成電路設計需求；另一方面，在電源應用場(chǎng)景中，由于所有 GaN HEMT 均生長(cháng)于同一 Si 襯底，缺乏有效的電壓隔離措施，高低壓器件兼容性問(wèn)題嚴峻，極大限制了其應用拓展。

為化解 GaN 功率集成困境，業(yè)界將目光聚焦于晶圓到晶圓鍵合（即異構轉移、異構鍵合）技術(shù)，該技術(shù)作為小芯片 UCIe 標準的關(guān)鍵環(huán)節，成為實(shí)現 3D 集成最直接有效的路徑之一。H.W. Then[1]等人開(kāi)創(chuàng )性地在 Si (111) 襯底上，通過(guò)層轉移和鍵合氧化物隔離技術(shù)，成功實(shí)現了 Si PMOS 晶體管（頂部層間電介質(zhì)）堆疊于 GaN NMOS 晶體管（底部層間電介質(zhì)）的 300mm 3D 順序單片集成，大幅提升了數字信號處理中的射頻開(kāi)關(guān)優(yōu)值。但此方案存在固有缺陷，多層間大量的互連金屬線(xiàn)在高頻運行時(shí)，不僅顯著(zhù)降低開(kāi)關(guān)頻率，還會(huì )大幅增加寄生損耗；此外，底層的有源器件承受巨大垂直應力，而 GaN 材料對該應力極為敏感，致使器件失效風(fēng)險急劇攀升。

鑒于此，作為材料定義系統中的顛覆性技術(shù)，GaN HEMT 與 Si CMOS 的異質(zhì)集成應運而生，旨在攻克 RC 寄生效應及復雜應力機制難題，尤其聚焦于 GaN 集成電路設計創(chuàng )新。W.E. Hoke [2]團隊曾提出 GaN 和 SOI CMOS 的異質(zhì)集成方案，借助低溫 GaN 分子束外延（MBE）生長(cháng)技術(shù)，有效降低高溫工藝對 Si 器件的不良影響，并在高速 ADC 的高增益放大電路中，初步實(shí)現晶體管電路級別的相關(guān)功能。J. Ren 等人則另辟蹊徑，開(kāi)發(fā)出高壓 GaN HEMT 與低壓 Si MOSFET 異構集成的共源共柵結構，顯著(zhù)削減了兩者離散器件間互連的寄生效應。但該方案需對整個(gè)異質(zhì)集成工藝進(jìn)行大幅調整，如特意將 CMOS 源漏（S/D）摻雜工藝推遲至 GaN 外延工藝之后，以最大程度降低高溫過(guò)程中 PN 結深度及摻雜分布的波動(dòng)。

面對上述異質(zhì)集成瓶頸，本研究率先針對 6 英寸Si (111)外延片上開(kāi)展 GaN/CMOS 集成電路（涵蓋 5V CMOS、20V CMOS、GaN HEMT 等關(guān)鍵部件）研究，力求在嚴格遵循 Si 和 GaN 工藝潔凈度標準的前提下，全力滿(mǎn)足集成電路集成應用的嚴苛要求。在此過(guò)程中，重點(diǎn)聚焦于幾大核心難題：高質(zhì)量圖形化 GaN 外延生長(cháng)技術(shù)攻關(guān)、材料與器件多物理場(chǎng)耦合建模、平臺化工藝及器件創(chuàng )新研發(fā)等。

以下為論文介紹：

一、平臺化工藝

本研究基于 6 英寸 As 摻雜的硅 <111> 襯底的n 型外延片開(kāi)發(fā)異質(zhì)集成晶圓研究工作，該外延適配 GaN 外延生長(cháng)需求。依據半導體工藝嚴苛的潔凈度準則以及集成電路對多樣化器件功能的迫切訴求，將精心構建的 Si CMOS/GaN 1P2M 異質(zhì)集成平臺工藝巧妙拆解為三大核心模塊：Si 工藝模塊（Module 1），專(zhuān)注于實(shí)現邏輯控制、電路保護及高壓驅動(dòng)等基礎功能；GaN 外延工藝模塊（Module 2），全力打造高質(zhì)量選擇性 AlGaN/GaN 外延層，為后續平臺化工藝筑牢根基；GaN 工藝模塊（Module 3），旨在實(shí)現高壓 GaN HEMT 器件制備及全流程集成優(yōu)化。歷經(jīng)重重挑戰，最終制備出系列平臺化器件，涵蓋 5V/20V 高低壓 CMOS 及 GaN HEMT，全面滿(mǎn)足異質(zhì)集成電路集成需求。

Fig. 1.1. Cross section of Platformed device.

Fig. 1.2. Heterogeneous integrated GaN HEMT - Si CMOS (a) Layout image of one cell. The green areas are GaN HEMTs; the other areas are Si CMOS (b) 4~6-inch wafer image.

在整個(gè)異質(zhì)集成工藝推進(jìn)過(guò)程中，兩大關(guān)鍵學(xué)術(shù)及工程技術(shù)難題亟待攻克：其一，全力攻克 Si CMOS 與 GaN 器件間的工藝兼容性難題，實(shí)現高效功率集成；其二，深入剖析 Module 2 中 GaN 外延材料應力對 Si CMOS 器件性能的潛在影響，創(chuàng )新性地提出應力誘導 Si 晶格畸變模型，并對晶格應力作用下溝道區域載流子遷移率模型展開(kāi)深度挖掘與解析。

二、 平臺化器件

為嚴謹驗證 GaN 與 Si CMOS 單晶圓集成的可行性，研究團隊對所有器件展開(kāi)全面電氣性能測試。從圖 3.1 (a) 所示的典型 PMOS 轉移特性曲線(xiàn)中清晰可見(jiàn)，其閾值電壓精準穩定在 -0.7 V 左右，導通態(tài)電流密度Ion高達 2.5 mA/mm，展現出卓越的電學(xué)性能。與此同時(shí)，圖 3.1 (b) 直觀(guān)呈現出 20 V 和 5 V PMOS 器件（尺寸為 40×100μm）的微觀(guān)圖像及輸出特性曲線(xiàn)，為深入研究其工作機制提供了詳實(shí)數據支撐。借助專(zhuān)業(yè)的 TCAD 模擬技術(shù)，進(jìn)一步繪制出高低壓 PMOS 在導通及關(guān)斷狀態(tài)下的電場(chǎng)分布圖（如圖 3.2 所示），猶如精準導航圖，為后續高壓器件設計優(yōu)化指明方向，助力工程師們精準定位改進(jìn)關(guān)鍵點(diǎn)。

Fig. 2.1.transfer characteristics of (a) 20V PMOS, (b) the image of 20 V and 5 V PMOS, output characteristics of (c) 20 V PMOS and (d) 5 V PMOS.

體 PN 二極管與雙極結型晶體管（BJT）作為高性能模擬電路的關(guān)鍵基石，其性能表現同樣至關(guān)重要。從圖 2.2 展示的 PN 二極管 I-V 特性曲線(xiàn)可知，其正向電壓（VF）約為 0.72V，且通過(guò) Sentaurus T-CAD 模擬器精準揭示出摻雜濃度分布細節，為工藝優(yōu)化提供關(guān)鍵線(xiàn)索。而圖 2.3 呈現的 PNP 和 NPN 晶體管的 Gummel 曲線(xiàn)，則以直觀(guān)的數據走勢有力證明了兩類(lèi) BJT 均具備高電流增益特性，經(jīng)精確提取計算，其平均 β 值分別達 260 和 300，彰顯出在模擬電路應用中的巨大潛力。

Fig. 2.2.(a) I-V characteristics of the Bulk PN diode, (b) The doping concentration distribution from Sentaurus T-CAD Simulator.

Fig. 2.3. (a) Gummel curve of pnp transistor, (b) Gummel curve of npn transistor.

圖 2.4 聚焦于選擇性生長(cháng)的、厚度約 3 μm 的 GaN 外延層上制備的柵寬為 (2×50)μm 的 HEMT 器件，詳細展示其輸出及轉移特性曲線(xiàn)。令人矚目的是，該器件在 VGS = 4.0V 時(shí)，最大漏極電流飆升至 700 mA/mm，充分展現出高電流密度承載能力；其閾值電壓（VTH）精準定位在 -3V（定義于 IDS = 1 mA/mm 處），且比導通電阻（Ron,sp）低至 9.26 mΩ?cm2，各項關(guān)鍵指標全面超越傳統 Si 功率器件，標志著(zhù) GaN 基功率器件性能的重大飛躍。

Fig. 2.4. output and transfer characteristics of the HEMT with a gate width of (2×50) μm.

三、多晶GaN材料應力與Si MOS的多物理場(chǎng)耦合

在 GaN/Si CMOS 單片異質(zhì)集成這一復雜精妙的系統中，應力因素宛如一把雙刃劍，其影響深遠且微妙，深刻左右著(zhù)不同器件在該特殊環(huán)境下的物理機制表現，堪稱(chēng)理解整個(gè)系統運行奧秘的關(guān)鍵密碼。

為從理論根源深度剖析該系統應力分布規律及其對器件性能的內在作用機制，研究團隊傾盡全力構建出一套專(zhuān)門(mén)針對工藝過(guò)程中外延誘生的多晶氮化物層對 Si PMOS 器件影響的應力生成分析模型。該模型架構精巧，由應力生成模型、應力分析模型緊密交織而成，兩者相輔相成，其內在關(guān)聯(lián)邏輯在圖 3.1 (a) 中得以清晰呈現，為后續深入研究鋪就堅實(shí)理論基石。

通過(guò)圖 3.1 (b) 可直觀(guān)看出不同情形下溝道方向應力分布差異，對比常規器件、本研究器件以及無(wú)氮化物覆蓋的本研究器件三種場(chǎng)景，恰似一場(chǎng)微觀(guān)應力世界的 “對比實(shí)驗”。由于氮化物與體硅之間存在顯著(zhù)熱失配和晶格失配，生長(cháng)于硅表面的氮化物在綜合考慮上述各類(lèi)應變時(shí)，會(huì )不可避免地產(chǎn)生不可小覷的應力，并迅速向下傳遞至底層體硅器件，如同漣漪擴散般精準影響到 PMOS 溝道內的電子傳輸特性。當去除氮化物覆蓋后，本研究器件與常規器件表現出高度相似性；而一旦引入氮化物工藝，PMOS 溝道方向即刻產(chǎn)生強大拉伸應力，如同給器件性能施加強力 “催化劑”，對 PMOS 輸出特性產(chǎn)生深遠影響，這一理論分析結果與實(shí)際氮化物作用效果高度吻合，強有力地印證了氮化物應變分析在該單片異質(zhì)集成系統中對體硅 PMOS 器件研究的關(guān)鍵重要性。

在成功搭建應力生成模型之后，緊接著(zhù)需深度解密應力影響器件性能的微觀(guān)機制。圖 3.1 (a) 右側的模型示意圖宛如精密機械鐘表內部構造圖，清晰呈現出這一復雜過(guò)程?？傮w而言，借助經(jīng)典的 k-p 微擾法精準量化應力對 MOS 器件的作用效果。首先，精心構建體硅價(jià)帶在常態(tài)下的 E-k 關(guān)系模型，宛如繪制出微觀(guān)世界的能量 “地圖”；隨后巧妙引入應變生成的形變勢場(chǎng)，精準添加應變哈密頓量，成功搭建應力作用下全新的 E-k 關(guān)系模型，為后續參數計算筑牢根基?；诖讼冗M(jìn)模型，精準獲取價(jià)帶頂能級分裂能、空穴有效質(zhì)量等關(guān)鍵參數，并將聲學(xué)聲子散射、谷間散射、電離雜質(zhì)散射等相關(guān)散射機制納入考量范疇，全方位構建起硅中空穴遷移率與應力關(guān)系的精準數學(xué)模型。

Fig. 3.1.(a) Schematic of the analysis model, (b) the stresses in the channel direction for three different cases.

結論

綜上所述，本創(chuàng )新性平臺成功匯聚一系列高性能平臺化器件，涵蓋集成 Si - CMOS、PN 二極管、BJT 以及 GaN HEMT 等多元關(guān)鍵組件。通過(guò)對完整芯片工藝全方位優(yōu)化打磨，如同雕琢璞玉般精心挖掘 Si 和 GaN 工藝獨特優(yōu)勢，使其相互輝映、相得益彰，實(shí)現了 1 + 1 > 2 的協(xié)同效應。更為關(guān)鍵的是，本研究開(kāi)創(chuàng )性地達成 GaN/Si CMOS 單片異質(zhì)集成可行性的初步驗證，為異質(zhì)異構、異質(zhì)集成如何協(xié)同發(fā)展和建立相應的生態(tài)鏈提供有益的探索。