采用CPLD的多次重觸發(fā)存儲測試系統解決方案

采用CPLD的多次重觸發(fā)存儲測試系統解決方案

概述：提出一種基于CPLD的多次重觸發(fā)存儲測試系統設計方案，詳細介紹系統硬件設計以及CPLD內部控制原理，并對CPLD控制電路仿真。該系統體積小、功耗低，能夠實(shí)時(shí)記錄多次重觸發(fā)信號，每次信號記錄均有負延遲，讀取出數據時(shí)，無(wú)需程序調整，即可準確復現記錄波形，因此重觸發(fā)技術(shù)在存儲測試系統中的應用具有重要意義。

1 引言
多次重觸發(fā)技術(shù)應用于多種場(chǎng)合，如一個(gè)30齒的齒輪，設齒輪嚙臺系數為1．2，若測量其中1齒多次嚙合時(shí)的應力，則1齒的嚙合時(shí)間只占齒輪轉l圈時(shí)間的1．2／30，其余28．8／30的時(shí)間為空閑態(tài)，而空閑態(tài)記錄無(wú)意義。為此開(kāi)發(fā)多次重觸發(fā)技術(shù)，以齒應力作為內觸發(fā)信號，只記錄每次觸發(fā)后的有用信號，并具有負延遲，而不記錄空閑狀態(tài)．直到占滿(mǎn)記錄裝置存儲空間，這樣可有效利用存儲空間，記錄更多的有用信號。

2 多次重觸發(fā)存儲測試系統總體設計
2．1 多次重觸發(fā)存儲測試系統工作原理
圖1為多次重觸發(fā)存儲測試系統原理框圖，其工作原理：被測信號經(jīng)傳感器變?yōu)殡娦盘柡?，輸入至模擬調理電路，再經(jīng)放大濾波后輸入至A／D轉換器，將模擬信號轉換為數字信號，然后經(jīng)過(guò)FIFO傳輸給存儲器，計算機通過(guò)通信接口讀取數據。其中，該存儲測試系統的A／D轉換器的轉換和讀時(shí)鐘、FIFO及存儲器的讀寫(xiě)時(shí)鐘、推地址時(shí)鐘均由CPLD控制產(chǎn)生。

2．2 負延遲的實(shí)現
動(dòng)態(tài)信息存儲要求真實(shí)有效地記錄有用信號，根據被測信號特點(diǎn)，需記錄下觸發(fā)前信號在極短時(shí)間內的數據，這就要使用負延遲技術(shù)。負延遲也稱(chēng)為提前傳輸，即將觸發(fā)信號的觸發(fā)采集時(shí)刻提前一段時(shí)間作為傳輸數據的起始點(diǎn)。該系統設計采用FIFO存儲器實(shí)現負延負延遲。觸發(fā)信號未到來(lái)時(shí)，A／D轉換器輸出的數據不斷寫(xiě)入FIFO存儲器中，A／D轉換器轉換的數據不斷刷新FIFO存儲器的內容。一旦觸發(fā)信號到來(lái)，數據則開(kāi)始從FIFO寫(xiě)入存儲器。

2．3 主要器件選型
該系統設計選用AD7492型A／D轉換器。該器件為12位高速、低功耗、逐次逼近式A／D轉換器。在5 V電壓，速率為1 MS／s時(shí)，其平均電流僅1．72 mA，功耗為8．6 mW；在5 V電壓和500 kS／s數據傳輸速率下，消耗電流1．24 mA，因此，該器件能夠滿(mǎn)足系統低功耗要求。由于該系統設計的存儲器總體容量為512 KB，因此選用l片容量為512 KB的N08T163型存儲器。并通過(guò)靜態(tài)存儲器時(shí)序配合實(shí)現自制的FIFO存儲器，功耗約為同類(lèi)FIFO存儲器的1／10。系統設計的負延遲記錄l KB，選用128 KB容量的N02L163WC2A型存儲器。針對存儲測試系統功耗低，體積小，且控制邏輯較復雜的因素，MAX7000B系列的EPM7128BTCl44-4型CPLD作為控制器。該器件是高性能，低功耗的CMOS型CPLD，2500個(gè)可用邏輯門(mén)電路，引腳到引腳的傳輸延時(shí)為4．0 ns，系統工作頻率高達243．9 MHz。

3 CPLD控制電路的設計
基于CPLD的多次重觸發(fā)存儲測試系統主要由A／D轉換器、存儲器、FIFO和控制器CPLD等組成，其中CPLD控制電路由時(shí)鐘、多次重觸發(fā)、FIFO地址發(fā)生、存儲器地址發(fā)生、存儲器計滿(mǎn)，電源管理和計算機通信等模塊組成，如圖2所示。

3．1 控制電路各模塊功能
(1)電源管理模塊 該模塊主要控制系統功耗。當系統處于休眠狀態(tài)時(shí)，只有Vcc對CPLD供電；當系統進(jìn)入正常工作狀態(tài)時(shí)，Vcc，VDD和VEE同時(shí)供電，晶振工作，當采樣結束，系統關(guān)閉VEE，模擬部分進(jìn)入休眠狀態(tài)，晶振停止工作。該模塊能夠滿(mǎn)足系統低功耗要求。
(2)時(shí)鐘模塊 晶振提供的4 MHz信號經(jīng)4個(gè)二分頻器，分別得到2 MHz、1 MHz、500 kHz和250 kHz的時(shí)鐘信號，由這些信號組合得到A／D轉換器的采樣信號convst、FIFO的寫(xiě)信號、A／D轉換器的讀信號ffwr_adread以及FIFO的推地址信號ff_dz，均為250 kHz。
(3)多次重觸發(fā)模塊 當外界多次重觸發(fā)信號m_tri到來(lái)后。經(jīng)D觸發(fā)器產(chǎn)生的open信號變?yōu)楦唠娖?，計數器開(kāi)始計數時(shí)鐘信號ff_dz，每計8 KB后停止計數，并產(chǎn)生清零信號clr對open信號清零，等待下次觸發(fā)信號。由時(shí)鐘信號ff_dz和open信號控制產(chǎn)生的時(shí)鐘信號clkl作為寫(xiě)存儲器時(shí)的推地址信號和寫(xiě)信號，open信號取反后接至存儲器使能端。
(4)FIFO地址發(fā)生模塊CPLD對FIFO的地址控制由時(shí)鐘模塊ff_dz信號產(chǎn)生，在時(shí)鐘信號ff_dz的下降沿開(kāi)始推FIFO地址。
(5)存儲器地址發(fā)生模塊 多次重觸發(fā)模塊產(chǎn)生clkl信號作為存儲器的推地址信號m_dz推地址，將轉換數據寫(xiě)入存儲器，寫(xiě)滿(mǎn)8 KB后停止寫(xiě)操作，等待下次觸發(fā)信號。存儲器存滿(mǎn)512。KB后停止推地址和寫(xiě)操作，等待計算機讀數。讀數時(shí)，計算機每向CPLD發(fā)送1個(gè)讀數脈沖，地址信號向前推進(jìn)1位，CPLD就從存儲器中對應的地址單元讀取1個(gè)數據。
(6)存儲器計滿(mǎn)模塊 當多次重觸發(fā)信號m_tri到來(lái)后，open信號變?yōu)楦唠娖?，計滿(mǎn)8 KB后變?yōu)榈碗娖?，等待下次觸發(fā)信號。因此用計數器計數open信號下降沿，計滿(mǎn)64個(gè)后存儲器滿(mǎn)信號tc變?yōu)楦唠娖健?/P>

3．2 CPLD總體控制電路仿真及分析
圖3為CPLD總體控制電路仿真圖。圖3中觸發(fā)信號m_tri產(chǎn)生3次，由nopen信號看出存儲器選通3次，由存儲器地址信號m_addr的變化可看出存儲器記錄每個(gè)觸發(fā)信號8 KB，并不斷更新FIFO的數據。第1個(gè)觸發(fā)信號m_tri到來(lái)后，nopen信號變?yōu)榈碗娖郊催x通存儲器。這時(shí)產(chǎn)生存儲器的推地址信號和寫(xiě)信號m_dz信號，并且在下降沿時(shí)將推地址給存儲器，存儲器在低電平期間進(jìn)行寫(xiě)操作。觸發(fā)信號m_tri到來(lái)后計滿(mǎn)8 KB，nopen信號產(chǎn)生高電平不選通存儲器，且存儲器的推地址信號和寫(xiě)信號m_dz變?yōu)楦唠娖健?/P>

4 實(shí)驗驗證
通過(guò)實(shí)驗驗證該測試系統功能。實(shí)驗中給測試系統加載8次觸發(fā)信號，連續采集8次。由于該系統設計最多可以采樣64次，如果重觸發(fā)信號次數未達到64次，需手動(dòng)給測試儀一個(gè)強制讀數信號使得儀器采樣結束。多次重觸發(fā)信號8次有效后，手動(dòng)強制讀數信號使得儀器結束采樣，通過(guò)上位機軟件判斷采集到的波形幅值和手動(dòng)調節的幅值是否對應。若對應，表明系統采樣正常。
實(shí)驗步驟：測試儀接通電源，此時(shí)測試儀采樣狀態(tài)指示燈的紅燈亮，和計算機接上編程讀數線(xiàn)，打開(kāi)編程界面，設置多次重觸發(fā)的采樣頻率，其他選項均采用默認設置，編程完成后，拔掉編程讀數線(xiàn)，測試儀上電(ON=0)，紅燈開(kāi)始閃爍，將電荷校準儀的輸出接到測試儀面板上的通道端，設置電荷校準儀的輸出波形為正弦波，電荷量為2 000 PC，輸出信號，給系統一個(gè)觸發(fā)信號(M_TRI=1)，紅燈閃爍一段時(shí)間后停止閃爍，表明系統第一次采樣完成，這時(shí)調節電荷校準儀的輸出電荷量為4 000 PC。再給系統一個(gè)觸發(fā)信號，重復前面過(guò)程，每次采樣完成后改變電荷量，直到綠燈亮，和計算機連上編程讀數線(xiàn)，通過(guò)上位機軟件讀取數據，待數據讀取完畢，測試儀掉電(OFF=0)，斷開(kāi)測試儀電源。圖4為多次重觸發(fā)波形。對圖4中的數據進(jìn)行轉換和處理得到實(shí)測的電荷量值如表1所示，從表1看出，采集到的波形幅值與調節的順序一致，系統設計符合要求。

5 結論
本文設計的基于CPLD的多次重觸發(fā)存儲測試系統性能較穩定，測量精度較高，能在高沖擊等惡劣環(huán)境下正常工作，并且滿(mǎn)足系統的低功耗、微型化要求，實(shí)現不失真采樣存儲信號。此系統能夠實(shí)時(shí)記錄多次重觸發(fā)信號，每次信號的記錄均有負延遲，讀取數據時(shí)，無(wú)需程序調整，即可準確復現記錄波形，因此存儲測試技術(shù)在多個(gè)瞬態(tài)信號的測量中具有廣闊前景。