基于CPLD的CCD驅動(dòng)電路自動(dòng)增益調整
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ccd（charge couple device）是一種電荷藕合式光電轉換器件。在物體位移測量系統中,常常以ccd作為位移傳感器。當一束曝光器發(fā)出的激光照射到被測物體上并發(fā)生漫反射時(shí)，反射光將經(jīng)透鏡聚焦后成像在ccd上，以使ccd光敏單元感光，從而產(chǎn)生轉移電荷。這樣ccd驅動(dòng)電路就會(huì )產(chǎn)生一定頻率的驅動(dòng)脈沖以反映物體位移信息，輸出的信號為模擬信號。經(jīng)a/d轉換后，便可由后續處理電路采集和運算。
實(shí)際測量工作中，由于工作環(huán)境、光照強度或被測物體的不同，會(huì )使得照射到被測物體表面的激光束的反射率變化比較大，因此，ccd上成像點(diǎn)的光強就會(huì )時(shí)強時(shí)弱。ccd光敏單元在過(guò)強或過(guò)弱光線(xiàn)照射下，會(huì )產(chǎn)生過(guò)飽和或不飽和的電荷，從而使輸出的模擬信號不能滿(mǎn)足數據采集要求，因而不能真實(shí)反映被測物體的位移信息，影響最后計算結果的準確性，而產(chǎn)生了較大的誤差。鑒于以上原因，為了能夠得到準確的被測物體的位移結果，應使ccd測量系統輸出的模擬信號峰值盡量穩定在某一范圍內。
本文引用地址：http://dyxdggzs.com/article/20738.htmcpld復雜可編程邏輯器件具有集成度高，體積小，速度快等特點(diǎn)。通過(guò)cpld能夠以廠(chǎng)家提供的cad工具為開(kāi)發(fā)平臺，結合原理圖編輯與vhdl語(yǔ)言軟件編程，以在cpld中實(shí)現數字硬件中的大多數邏輯電路[1]。因此，本文所設計的ccd自動(dòng)增益系統的核心部分選用cpld來(lái)實(shí)現。
ccd信號的自動(dòng)增益調整
ccd傳感器輸出的模擬信號與入射光光強、幀轉移頻率有關(guān)。其大小隨入射光光強的增大而增大，隨幀轉移頻率的增大而減小，因此，通過(guò)改變入射光的光強或幀轉移頻率就可以調整輸出的模擬信號峰值。本系統就是采用調節幀轉移頻率來(lái)達到自動(dòng)增益調整的目的。
一般情況下，幀轉移脈沖由ccd驅動(dòng)電路輸出，其頻率大小直接影響ccd傳感器的積分時(shí)間。幀轉移頻率越小，傳感器積分時(shí)間越長(cháng)，相應地，ccd傳感器曝光時(shí)間也越長(cháng)，光敏單元捕捉到的光量也越多。當幀轉移頻率過(guò)小時(shí)，光敏單元所產(chǎn)生的光電電荷就會(huì )達到過(guò)飽和狀態(tài)，輸出的模擬電壓峰值將會(huì )超過(guò)所要求的范圍。反之，輸出的模擬電壓峰值將會(huì )低于所要求的范圍。因此，可設計一個(gè)ccd輸出電壓峰值的采樣、保持電路，再對此峰值進(jìn)行a/d轉換，同時(shí)與所要求的范圍進(jìn)行比較。當其超出范圍值時(shí)，可增大幀轉移頻率；而當其值低于范圍時(shí)，則可減小幀轉移頻率[2]。
系統整體結構
這種基于cpld的ccd自動(dòng)增益調整驅動(dòng)電路的整體結構如圖1所示，該系統共分為兩部分。第一部分為模擬/數字轉換電路，該部分采用一個(gè)轉換精度為8位的a/d轉換器來(lái)將ccd輸出的模擬電壓值轉換為數字量。第二部分為可自動(dòng)調整增益的ccd驅動(dòng)電路，此部分采用cpld進(jìn)行配置，可自動(dòng)完成增益調整及ccd驅動(dòng)信號的輸出，并可為a/d轉換器提供轉換控制脈沖。
a/d轉換部分
ccd的輸出信號為模擬量，故須經(jīng)a/d將其轉換成數字量，以便cpld進(jìn)行處理。在本設計中，a/d轉換器采用的ad9048可工作在35msps的高速上，由cpld產(chǎn)生的單位轉移脈沖sp可為其提供轉換控制脈沖convert。在convert的上升沿到來(lái)后，a/d9048對ccd相應象素點(diǎn)上輸出的模擬電壓值進(jìn)行采樣，并在convert下降沿到來(lái)之前輸出轉換結果，該結果由cpld寄存并最終得到一幀中ccd輸出的模擬電壓峰值的大小。
可自動(dòng)增益的ccd驅動(dòng)電路設計
此電路利用cpld設計，其內部可劃分為四個(gè)模塊（如圖2所示），整個(gè)芯片所需的時(shí)鐘由外部晶振或振蕩電路提供。
第一個(gè)分頻模塊dispart用于對外部時(shí)鐘進(jìn)行一到八倍的分頻。第二個(gè)模塊mul tiplexer是一個(gè)多選一模塊，由compare控制。第三個(gè)模塊compare用于對a/d轉換的結果進(jìn)行寄存，并將一幀結束后得到的ccd輸出電壓峰值與所設定的閾值進(jìn)行比較，若超出閾值上限則輸出結果減一，multiplexer選出頻率較高的一路時(shí)鐘作為driver的輸入時(shí)鐘脈沖；反之，則對compare的輸出結果加一，multiplexer選出頻率較低的一路時(shí)鐘作為driver的輸入時(shí)鐘脈沖。第四個(gè)模塊driver用來(lái)產(chǎn)生驅動(dòng)ccd的信號及一位單位轉移信號。
當multiplexer選出頻率較高的一路脈沖作為driver的輸入時(shí)鐘，再由driver產(chǎn)生ccd驅動(dòng)信號時(shí)，驅動(dòng)信號中的幀轉移脈沖sh頻率就會(huì )增加，從而使ccd傳感器的曝光時(shí)間變短，ccd輸出的模擬電壓峰值降低；反之，sh頻率減小，曝光時(shí)間變長(cháng)，ccd輸出的模擬電壓峰值升高。這樣，通過(guò)以上過(guò)程，便可調節ccd模擬電壓峰值的范圍。
本設計應用的ccd器件為tcd1201d，采用二相驅動(dòng)脈沖工作，驅動(dòng)電路要產(chǎn)生六路工作脈沖，其中五路用作ccd提供工作脈沖，分別為幀轉移脈沖sh、電荷轉移脈沖t1、t2、復位脈沖rs、補償脈沖bt；另一路為單元轉移脈沖sp。此六路脈沖由cpld中的driver部分產(chǎn)生，此部分可用硬件描述語(yǔ)言vhdl進(jìn)行設計。
產(chǎn)生補償脈沖bt和單元轉移脈沖sp時(shí)，由于bt占空比為2：1，因此應對輸入的時(shí)鐘脈沖三分頻，低電平占時(shí)鐘脈沖一個(gè)周期，高電平占時(shí)鐘脈沖兩個(gè)周期，其具體的程序部分如下：
process（clk）
begin
if（clk’event and clk＝‘1’）then
counter1＜＝counter1＋1；
if counter1＝2 then
mbt＜＝‘0’；
counter1＜＝0；
else mbt＜＝‘1’；
end if；
end if；
bt＜＝mbt；
sp＜＝mbt and（not msh2）；
end process；
該器件有2048位有效像元，工作時(shí)還要有46位啞像元輸出，一個(gè)掃描周期至少應有2094個(gè)像元時(shí)鐘周期，由于該器件兩并行輸出，因此,一個(gè)幀轉移周期內的t1、t2至少分別有1047個(gè)脈沖。由于t1、t2的周期相等，方向相反且周期為bt周期的二倍，因此，產(chǎn)生sh、t1、t2的程序進(jìn)程如下：
process（mbt，clk）
begin
if （mbtevent and mbt＝‘1’）then
mt＜＝not mt；
end if；
if（clk’event and clk＝‘1’）then
t1＜＝mt and （not msh2）；
t2＜＝（not mt）or msh2；
end if；
end process；
process（mt）
begin
if（mt’event and mt＝‘1’）
then
counter2＜＝counter2＋1；
if counter2＝1100 then
counter2＜＝0；
msh1＜＝‘1’；
msh2＜＝‘1’；
elsif（counter2＜＝3）then
msh1＜＝‘1’；
msh2＜＝‘1’；
elsif（counter2＞3 and counter2＜＝5）then
msh1＜＝‘0’；
msh2＜＝‘1’；
else
msh1＜＝‘0’；
msh2＜＝‘0’；
end if；
end if；
sh＜＝msh1；
end process；
產(chǎn)生rs的程序進(jìn)程如下：
process（mbt，clk）
begin
if（clk’event and clk＝‘0’）then
rs＜＝not mbt；
ned if；
end process；
至此，這樣ccd驅動(dòng)電路的六路信號均產(chǎn)生完畢，可以進(jìn)行仿真，其結果如圖3所示。
由圖3可看出，所產(chǎn)生的驅動(dòng)信號滿(mǎn)足tcd1201d所需驅動(dòng)時(shí)序關(guān)系。
dispart模塊是用來(lái)對外部時(shí)鐘進(jìn)行分頻的，可應用vhdl語(yǔ)言描述。其中二、三分頻的程序如下：
process（clk）
begin
if（clk’event and clk＝‘1’）then
mf1＜＝not mf1；
end if；
f1＜＝mf1；
end process；
process（clk）
begin
if（clk’event and clk＝‘1’）
then
counter2＜＝counter2＋1；
if counter2＝2 then
mf2＜＝‘1’；
counter2＜＝0；
else
mf2＜＝‘0’；
end if；
end if；
f2＜＝mf2；
end process；
其他分頻數與之類(lèi)似，這里不再贅述。
compare模塊是用來(lái)對a/d的轉換結果進(jìn)行寄存，并在一幀結束后，對得到的電壓峰值進(jìn)行判斷以確定其是否在所規定的閾值范圍內，從而控制多選一模塊multiplexer。應用vhdl語(yǔ)言描述時(shí)，其程序的主要部分如下：
process（clk）
begin
if（clk’event and clk＝‘0’）then
if data＞reg_data then
reg_data＜＝data；
end if；
end if；
end process
process（sh）
begin
if（sh’event and sh＝‘1’）
then
if（reg_data＞200）then
if（reg_q（2）or reg_q（1）or reg_q（0）＝‘1’ then
reg_q＜＝reg_q－1；
end if；
elsif（reg_data＜150）then
if（reg_q（2）and reg_q（1）
and reg_q（0）＝‘0’ then
reg_q＜＝reg_q＋1；
end if；
else reg_q＜＝reg_q；
end if；
end if；
q＜＝reg_q；
end process；
這里，第一個(gè)進(jìn)程的作用是得到ccd輸出電壓的峰值，data為a/d轉換的結果。第二個(gè)進(jìn)程的作用是判斷峰值是否在閾值范圍內，以調整輸出q，去控制多選一模塊選擇相應的時(shí)鐘脈沖來(lái)作為driver的輸入。
將設計好的各個(gè)模塊應用原理圖進(jìn)行連接，然后進(jìn)行器件選擇，本設計選cpld芯片為epm7128slc84－15，然后編譯，再進(jìn)行仿真，即可所得，如圖4所示的時(shí)序圖。
觀(guān)察該時(shí)序圖中可以看到，如cpld的工作與最初的設計意圖相符，即可將程序下載到epm7128slc－15芯片中。
實(shí)驗結果
進(jìn)行電路的原理圖設計，制成電路板，與ccd傳感器連接。將光束打在一反射物體上，反射光為ccd傳感器所接受，然后調節光照強度，利用示波器觀(guān)察sh，可以看到sh的頻率隨光強的增大而增大。
結束語(yǔ)
本文所設計的帶的ccd驅動(dòng)電路，可集成于一片cpld芯片中，較過(guò)去的由幾十片芯片組成的驅動(dòng)電路，其面積大大減小了，而且帶有自動(dòng)增益調整功能，對頻率的選出采用逐次逼近的方式。因此，采用適當的步長(cháng)，就可以將sh的變化控制在比較合適的范圍內，從而使峰值的收斂達到較好的效果。此外，自動(dòng)增益調整也避免了人工調整的麻煩和誤差，提高了精度，降低了勞動(dòng)強度。
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