混合信號芯片的十字路口

構建片上系統：兼容性是構建 SoC 的關(guān)鍵，正如這個(gè)虛構的 IC 設計所說(shuō)明的那樣。為了構建它，一家無(wú)晶圓廠(chǎng)半導體公司使用了從幾家 IP 公司獲得的知識產(chǎn)權 （IP） 塊。無(wú)晶圓廠(chǎng)設計人員必須確保所有模塊都能協(xié)同工作，并與選擇制造芯片的代工廠(chǎng)的半導體工藝兼容。

過(guò)去十年中，為系統制造商提供專(zhuān)用 IC （ASIC） 的小型 IC 設計公司數量激增。這些無(wú)晶圓廠(chǎng)企業(yè)之所以這樣稱(chēng)呼，是因為他們將 IC 制造外包給商業(yè)硅芯片代工廠(chǎng)，啟動(dòng)成本相對較低，但如果市場(chǎng)采用他們的產(chǎn)品，則可以獲得豐厚的回報。在豐富的設計工具的支持下，他們已經(jīng)與 IBM、英特爾、摩托羅拉和德州儀器等歷史悠久的大型芯片制造商并駕齊驅。

最近，電路特性的縮小和晶體管密度的上升催生了令人驚訝的片上系統 （SoC）[見(jiàn)圖 1]，其中手機所需的大部分或全部電路都安裝在單個(gè) IC 上。如今，這些 SoC 通常包含模擬、射頻和混合信號組件，以滿(mǎn)足通信應用不斷增長(cháng)的需求。

盡管如此，雄心勃勃的 SoC 努力也有可能因自身的成功而窒息：芯片上可部署晶體管的數量遠遠超過(guò)了設計團隊安排它們以執行有意義功能的能力。顯然，SoC 設計人員需要來(lái)自設計與其他 SoC 元件一起使用的電路模塊的知識產(chǎn)權 （IP） 提供商的意見(jiàn)。此外，他們還需要能夠將 IP 庫與普通的電路大小、布局和布線(xiàn)快速集成的設計工具。

簡(jiǎn)而言之，電子設計自動(dòng)化 （EDA） 必須做的不僅僅是跟上制造技術(shù)的步伐。它還必須接受已經(jīng)塑造其前景的三個(gè)顛覆性變化，進(jìn)而影響更大的 IC 制造行業(yè)的前景。首先，SoC 和系統級封裝應用越來(lái)越復雜，尤其是那些具有大塊模擬和 RF 組件的應用。其次，無(wú)晶圓廠(chǎng)半導體公司需要開(kāi)發(fā)商業(yè)模式，將基于 IP 的設計發(fā)送給代工廠(chǎng)或合同制造商。第三，SoC 設計人員需要新的集成分層設計流程（從高級概念到網(wǎng)表和有線(xiàn)門(mén)），以實(shí)現 IP 創(chuàng )建和廣泛重用?？偠灾?，滿(mǎn)足這些需求的答案將塑造 SoC 和 ASIC 創(chuàng )新如何被超大規模電路捕獲和利用。EDA 工具對于快速、廉價(jià)地向 IC 設計公司交付半導體 IP 至關(guān)重要，即使對于小批量應用也是如此。

利潤和巨大的市場(chǎng)增長(cháng)就在前方。商業(yè) IP 是價(jià)值 8000 億美元的 IC 市場(chǎng)中最繁榮的領(lǐng)域之一。它由第三方開(kāi)發(fā)的邏輯、存儲器和處理器內核組成，供小型設計公司和大型 IC 制造商重復使用，2000 年的總收入為 6.9 億美元，比 1999 年高出 48%。理想的情況是使設計人員能夠從不同 IP 供應商制造的混合搭配產(chǎn)品中快速將 SoC 插入在一起 [見(jiàn)下表]。

對片上系統的需求

SoC 被許多人譽(yù)為系統設計的圣杯，它結合了多個(gè)子系統，節省了電路板空間和功耗，并增強了性能。1995 年，SoC 擁有數十萬(wàn)個(gè)門(mén)、單個(gè)可編程微處理器內核和片上存儲器。如今，單個(gè)芯片上的數字、模擬和 RF 功能更加多樣化。一個(gè)很好的例子是日本大阪的 Matsushita 開(kāi)發(fā)的用于 DVD 系統的超級光盤(pán)控制器。該 SoC 將三個(gè)芯片的內容合二為一，降低了功耗和空間要求，同時(shí)將播放速度提高了一倍以上。

SoC 由單元和可能可重復使用的 IP 塊組成，這些塊可以在應用程序之間回收。示例包括數字信號處理器內核，如德州儀器 （TI） 的 TMS320C55x 系列和 Analog Devices 的 ADSP-21535。內存子系統也可以從第三方供應商處購買(mǎi)，作為嵌入到 SoC 中的模塊。

為了促進(jìn) IP 可移植性，SoC 行業(yè)于 1996 年成立了虛擬套接字接口聯(lián)盟 （VSIA）。該聯(lián)盟促進(jìn)了來(lái)自多個(gè)來(lái)源的 IP 的混合和匹配，并簡(jiǎn)化了稱(chēng)為測試臺的激勵反應檢查的開(kāi)發(fā)。使用定義標準接口的虛擬套接字概念，原則上可以在功能和物理層面上組裝預先驗證的 IP。換句話(huà)說(shuō)，這些部分將作為一個(gè)系統以電子方式一起播放，并在芯片上組裝在一起。

為了確保高可靠性，VSIA 最近成立了一個(gè)由七個(gè)組織（ARM、Fujitsu、IC-Cad Solutions、Intel、VSIA 日本特別興趣小組 [JSIG]、Mentor Graphics 和 Synopsys）的代表組成的研究小組。他們的目標是制定一種全面的方法來(lái)衡量決定 IP 和 SoC 質(zhì)量的因素。這些因素包括設計創(chuàng )作（定義和記錄功能塊的安排和交互）、設計驗證、系統級驗證、制造和流程成熟度開(kāi)發(fā)。

事實(shí)上，VSIA 的第 10 開(kāi)發(fā)工作組是一個(gè)質(zhì)量研究小組，主要關(guān)注如何最好地實(shí)現通信和接口、進(jìn)行驗證、量化信號完整性以及保護 IP 開(kāi)發(fā)人員免受未經(jīng)授權使用其設計。因此，IP 提供商和 IP 集成商將能夠使用通用屬性來(lái)快速評估單個(gè) IP 模塊或整個(gè) SoC 的質(zhì)量。

關(guān)鍵約束

產(chǎn)品生命周期越短，SoC 設計流程滿(mǎn)足上市時(shí)間和量產(chǎn)時(shí)間目標的壓力就越大。中等復雜度的數字 IC 設計可能已經(jīng)發(fā)現 18-24 個(gè)月足以開(kāi)發(fā)到市場(chǎng);但現在，對于具有模擬元件的高度復雜 SoC 的多媒體、無(wú)線(xiàn)和加密設計，只允許六個(gè)月的時(shí)間。

考慮一下，一個(gè)由 10 名工程師組成的設計團隊在 20 個(gè)月的開(kāi)發(fā)階段，僅就工資和間接費用而言，每位工程師每年的開(kāi)發(fā)成本可能超過(guò) 225000 美元，相當于大約 450 萬(wàn)美元的開(kāi)發(fā)成本。顯然，更短的上市時(shí)間將降低前端成本，并在長(cháng)期內產(chǎn)生更大的收入。通過(guò)改進(jìn)現有 EDA 工具、利用這些工具的新方法以及在 SoC 中廣泛部署可重用 IP，生產(chǎn)力將得到提高。

對于中等復雜度的 SoC，計算機輔助設計工具被廣泛用于優(yōu)化設計流程。但是，將復雜的系統需求全面映射到可綜合的高級架構中通常很困難，有時(shí)甚至是不可能的。因此，EDA 工具必須加倍確保在制造之前滿(mǎn)足設計人員的空間、功耗和時(shí)序約束。

另一個(gè)挑戰是將模擬功能整合到數字設計流程中。保守預測表明，此類(lèi) SoC 將從 1997 年 SoC 總數的不到 20% 增長(cháng)到今年年底的 60% 以上，混合信號 IC 總收入將超過(guò) 220 億美元。這顯然是一種商業(yè)激勵。

模擬（低頻和越來(lái)越多的高頻）電路世界的結構不如數字電路，因此范式轉變目前正在重塑 EDA 行業(yè)。雖然設計流程以不斷提高的數字組件性能為中心，但修訂后的方法必須系統地包含數字和模擬組件，并充分利用可重用的 IP。

一個(gè)恰當的例子涉及來(lái)自加利福尼亞州圣何塞的兩家公司：有線(xiàn)和無(wú)線(xiàn) IP 通信電路提供商 inSilicon Corp. 和 SoC 開(kāi)發(fā)商 Palmchip Corp.。這對公司已聯(lián)手提供特定于應用的 SoC。InSilicon 的 IP 產(chǎn)品組合擁有 700 多個(gè)模擬和混合信號 IP 內核。該公司的 IP 將用于 CoreFrame，這是 Palmchip 的片上互連架構，其綜合友好環(huán)境有助于從多個(gè)來(lái)源即插即用 IP。

一般來(lái)說(shuō)，未來(lái)的設計流程將濾波器、放大器和鎖相環(huán)識別為塊，每個(gè)塊都被提煉成其組成部分——所謂的標準宏單元，如比較器和逆變器——最終到達物理晶體管、電阻器、電容器和電感器。在每個(gè)細化級別，執行一個(gè)自上而下的綜合，然后是自下而上的布局和驗證循環(huán)。這個(gè)過(guò)程為下一個(gè)較低級別的粒度建立了規范 -- 將宏劃分為更小的實(shí)體，稱(chēng)為子塊 -- 以及每個(gè)塊上要傳遞到下一個(gè)級別的約束 [見(jiàn)圖]。

關(guān)鍵設計流程細節也必須改變。例如，目前，綜合工具結合了線(xiàn)負載的統計模型，這些模型為互連分配了電容和電阻等集總電路參數;這考慮了 parasitics 和 load-dependent timing constraints。但是，向深亞微米技術(shù)和更小柵寬的遷移需要全波解決方案。

混合搭配知識產(chǎn)權

支撐復雜的 SoC 設計和制造過(guò)程所需的資金令人望而卻步，只有最大的 IC 制造商才能負擔得起運營(yíng)自己的代工廠(chǎng)。很快，隨著(zhù)新工廠(chǎng)每座工廠(chǎng)接近 25 億美元，許多芯片制造商將更難證明擁有專(zhuān)用設施的合理性。這些固定成本幾乎本身就導致了專(zhuān)門(mén)的代工服務(wù)的出現，其唯一業(yè)務(wù)是定制（和大批量）IC 制造。像 UMC 和 TSMC 這樣的第一批商品代工廠(chǎng)出現在 1980 年代初期和中期。這些專(zhuān)營(yíng)代工廠(chǎng)制造了當今所有 IC 的 12%，預計到 2004 年將達到 26%。

因此，摩托羅拉、LSI Logic、Chip Express 和 Samsung 等小型、中型甚至大型公司都減少了對內部代工廠(chǎng)的依賴(lài)。相反，他們?yōu)榭蛻?hù)提供規劃、設計、組裝和測試方面的專(zhuān)業(yè)知識，并將 IC 制造的負擔留給專(zhuān)門(mén)的、純粹的代工廠(chǎng)，如 TSMC、Chartered、UMC 和 Siterra。事實(shí)上，摩托羅拉的半導體產(chǎn)品部門(mén)計劃到 2002 年底將其一半的現成芯片生產(chǎn)外包出去。然而，就在 1998 年，其芯片中只有不到 6% 是在國外制造的。

這些無(wú)晶圓廠(chǎng)業(yè)務(wù)具有引人注目的優(yōu)勢。如果沒(méi)有巨大的固定代工成本，即使是低 SoC 產(chǎn)量也能盈利。設計方法可以從那些提供最佳單一用途或點(diǎn)解決方案的 EDA 供應商那里采用。作為客戶(hù)和代工廠(chǎng)之間的第三方，無(wú)晶圓廠(chǎng)業(yè)務(wù)沒(méi)有利益沖突;可以采購和制造 IP 以最好地解決技術(shù)目標。

不利的一面是，無(wú)晶圓廠(chǎng) SoC 設計公司可能缺乏代工產(chǎn)能。雖然目前還不是問(wèn)題，但由于代工總利用率低于 40%，處于歷史最低水平，它可能會(huì )成為一個(gè)問(wèn)題。一種補救措施是與鑄造廠(chǎng)結成戰略聯(lián)盟，甚至獲得它們的部分所有權，以確保在產(chǎn)能分配方面有發(fā)言權。盡管如此，通過(guò)第三方 EDA 工具設計 SoC、購買(mǎi)或許可 IP 以及外包 IC 制造需要一個(gè)有凝聚力、高度復雜的商業(yè)模式。

IP 設計機會(huì )

綜合電路中包含的 IP 可以劃分為功能塊，用于不同的設計和不同的應用。最早實(shí)現可重用 IP 優(yōu)勢的設計團隊是大型 IC 制造商。在 1990 年代中期，Intel、ARM 和 MIPS Technologies 開(kāi)始開(kāi)發(fā)嵌入式處理器內核，其中包含針對應用量身定制的指令集。全球標準化計劃，如系統級設計語(yǔ)言 （SLDL），它簡(jiǎn)化了 IP 創(chuàng )作和 SoC 集成流程，以及 VSIA 的虛擬組件接口標準，它在 IP 塊之間提供了定義明確和開(kāi)放的數據通信協(xié)議，促進(jìn)了這一趨勢。

如今，越來(lái)越多的 IP 供應商正在提供各種主要嵌入式組件，用于數字重用。這些組件是現成的并集成到 SoC 中，可以提高設計人員的工作效率。此外，一旦普遍使用嵌入式可重編程邏輯來(lái)定制 IP 模塊，就更容易將 IP 模塊重新定位到其他特定應用，從而進(jìn)一步提高生產(chǎn)力。

混合信號屬性

數字 IP 處理二進(jìn)制信號，而模擬 IP 處理電壓精確指定的連續信號。對于 SoC 設計公司來(lái)說(shuō)，這是一個(gè)更難的問(wèn)題。一方面，用于 digital designs 的硬件描述語(yǔ)言包含不能用于創(chuàng )建 analog blocks 的 synthizing 選項。隨著(zhù)過(guò)去幾年 VHDL 以及模擬和混合信號工具（如 Avanti 的 Varias、Cadence 的 AMSDesigner 和 Mentor Graphics 的 Advance-MS）的問(wèn)世，可以仿真數字和模擬信號響應。但仿真是初級的，只能在 HDL 數字描述和基于 Spice 的模擬電路模型之間切換。

還要記住，模擬系統是由增益、噪聲、轉換速率和共模抑制等參數指定的。因此，與數字設計相比，整體 IP 性能更多地取決于制造工藝。因此，任何可重用的模擬 IP 都以硬形式提供：它作為物理布局和布線(xiàn)電路提供，并添加到設計的其余部分。

可重復使用的模擬和數字 IP 的組合通常會(huì )得到普及。如今 25% 的 SoC 中已經(jīng)發(fā)現了 IP，而且在五年內可能會(huì )增加兩倍。模擬部分可能已經(jīng)吸收了一半以上的設計工作。特別是對于無(wú)晶圓廠(chǎng)公司來(lái)說(shuō)，重新定位和重用模擬 IP 將是成功的先決條件。認識到這一趨勢，作為全球最大的專(zhuān)營(yíng)代工廠(chǎng)，臺積電已經(jīng)將其 0.18 μm CMOS 技術(shù)的工藝數據交付給一些模擬 EDA 綜合工具供應商。如果模擬庫要鏈接到底層物理深亞微米技術(shù)，那么這樣的過(guò)程信息至關(guān)重要。

為了提高生產(chǎn)力，第三方 IP 供應商必須提供數字以及模擬和混合信號 IP 作為標準庫，并集成到 EDA 設計流程中。至于設計公司使用的工具集，他們必須足夠靈活，以管理并發(fā)的硬件和軟件協(xié)同設計。線(xiàn)性、自上而下的設計流程以及軟件和硬件設計的分離將成為過(guò)去。借助新的設計流程，設計人員可以將性能作為將 SoC 劃分為硬件和軟件組件的標準，并整合數字和模擬可重用 IP 以加快設計過(guò)程。IP 將通過(guò)具有即插即用功能的標準接口或包裝器提供。

雖然大多數工程師認為這樣的發(fā)展是一個(gè)遙遠的夢(mèng)想，但有一小部分工程師歡迎在兩三年內推出預設計、預先驗證、即插即用的 IP 內核。他們希望 IC 設計公司能夠快速將這些內核放置并布線(xiàn)到其客戶(hù)應用的標準 SoC 模板中。畢竟，他們可以指向已經(jīng)發(fā)布的加利福尼亞州紐瓦克和法國格勒諾布爾的 Design-Reuse 的 Design and Reuse IP 目錄 （www.us.design-reuse. com），其中包含來(lái)自 190 家公司的 1700 多個(gè)內核。雖然該目錄在模擬方面沒(méi)有那么廣泛，并且缺乏即插即用的 IP 功能，但它表明了 IP 市場(chǎng)將如何發(fā)展。

通道尺寸為 0.1 μm 的下一代 IC 技術(shù)可能會(huì )導致漫長(cháng)的生產(chǎn)過(guò)程：僅掩模就需要三個(gè)月的時(shí)間才能完成，每個(gè)掩模的成本超過(guò) 800 000 美元。當掩模需要額外的功能來(lái)容納混合信號芯片的模擬部分時(shí)，成本會(huì )更高。然后，300 毫米晶圓的激增也將引發(fā)規模經(jīng)濟問(wèn)題，因為設計公司可以更好地預測客戶(hù)需求并自動(dòng)化制造以有效地填充晶圓。事實(shí)上，更大的晶圓可能會(huì )成為無(wú)晶圓廠(chǎng)公司的問(wèn)題，因為這些公司只需要小批量的芯片來(lái)供應利基市場(chǎng);相反，他們可能不得不轉向更通用、特定于應用程序、可重新配置和可重新定位的系統。當然，這些需求將要求設計工具供應商進(jìn)行更多的集成和創(chuàng )新。