被壟斷的NAND閃存技術(shù)

隨著(zhù)密度和成本的飛速進(jìn)步，數字邏輯和 DRAM 的摩爾定律幾乎要失效。但是在 NAND 閃存領(lǐng)域并非如此，與半導體行業(yè)的其他產(chǎn)品不同，NAND 的成本逐年大幅下降。這是因為 NAND 不再依賴(lài)光刻來(lái)圖案化更小的單元。相反，NAND 依賴(lài)于不同的架構，也就是 3D NAND，該架構于 2013 年首次商業(yè)化。

此后，NAND 制造商通過(guò)添加越來(lái)越多的存儲單元層來(lái)改善 NAND 的密度和成本結構。行業(yè)焦點(diǎn)從光刻轉移到了沉積和蝕刻處理步驟。因此，自從 3D NAND 推出以來(lái)，密度每年以非常穩定的速度提高 30%。

自從推出 3D NAND 以來(lái)，密度的增加使得每比特 NAND 成本每年下降約 21%，盡管未來(lái)可能會(huì )遇到一些挑戰，但規模擴展預計將繼續下去。美光認為，NAND 每比特成本可以繼續以每年百分之十幾到百分之十的速度下降，而 DRAM 則更難擴展，目標只是每年降低個(gè)位數百分比的成本。

最終結果是，盡管從 2018 年到 2022 年每年 NAND 晶圓廠(chǎng)的設備采購總額約為 150 億美元，但 NAND 總產(chǎn)能每年持續增長(cháng)超過(guò) 30%。這主要是由于制造效率的提高。但是，如果將新設備創(chuàng )新推向市場(chǎng)，那么繼續增加產(chǎn)能需要相應增加的資本支出（資本支出強度）。由于當前半導體市場(chǎng)比較低迷，目前市場(chǎng)上 NAND 大量供過(guò)于求，因此大型資本支出項目被推遲。

NAND 中這些大規模成本改進(jìn)的主要原因是晶圓廠(chǎng)可以在工藝步驟數沒(méi)有大規模相應增加的情況下增加密度。3D NAND 中最關(guān)鍵的步驟是薄膜沉積和高縱橫比蝕刻。

NAND 的一種過(guò)于簡(jiǎn)化的制造工藝是交替沉積薄膜，然后進(jìn)行一些不同的蝕刻，穿過(guò)堆棧并將單元分開(kāi)/連接到外部。Lam Research 是許多此類(lèi)工藝步驟的領(lǐng)導者，其中最關(guān)鍵的是高縱橫比蝕刻。

NAND 擴展的 4 條途徑

有 4 種主要途徑可以擴展 NAND 閃存每片的存儲容量。

1. 邏輯縮放 – 每個(gè)單元存儲的位數。這需要每個(gè)單元存儲 2^n 個(gè)電壓電平。

2. 垂直縮放 – 垂直堆疊的 NAND 單元數量。

3. 橫向縮放 – 可以適合 2D 向量的單元的大小/數量。

4. 架構擴展——增加密度并減少單元/外圍設備開(kāi)銷(xiāo)的各種技術(shù)。

一種方法是邏輯縮放，即每個(gè)物理存儲單元存儲更多位。每個(gè)單元存儲的每個(gè)附加位都需要使單元必須保持的可辨別電壓狀態(tài)的數量加倍。IE：每單元 1 位 (SLC) 2 個(gè)電壓電平、每單元 2 位 (MLC) 4 個(gè)電壓電平、每單元 3 位 (TLC) 8 個(gè)電壓電平、每單元 4 位 16 個(gè)電壓電平 (QLC)，每單元 5 位 (PLC) 的 32 個(gè)電壓電平。

理想情況下，這可以通過(guò)增加存儲位數而不增加存儲單元的物理數量來(lái)實(shí)現「自由」縮放。每單元 4 位 QLC 于 2018 年問(wèn)世，SK 海力士從英特爾收購的 Solidigm 團隊一直在談?wù)撁繂卧?5 位 PLC、浮柵 NAND。Kioxia 的研究人員甚至于 2021 年在低溫條件下展示了每個(gè)單元 7 位。

然而，邏輯縮放的主要缺點(diǎn)是減少了每個(gè)存儲狀態(tài)的電子數量。增加每個(gè)單元的電壓狀態(tài)數量意味著(zhù)劃分每個(gè)存儲單元的電子存儲容量。每個(gè)狀態(tài)的電子較少會(huì )增加可變性并破壞可靠性。2D NAND 已經(jīng)通過(guò) TLC 技術(shù)達到了這一極限，而 3D NAND 也正在快速接近類(lèi)似的極限。展望未來(lái)，這標志著(zhù)邏輯擴展的結束。

制造商發(fā)現，制造更小的單元（橫向+垂直），每個(gè)單元容納的電子更少，使得每個(gè)單元更高的位數是站不住腳的。例如，Solidigm 的 192 層 PLC 就失敗了，并且由于成本結構較差而無(wú)法大批量生產(chǎn)。

與 TLC 相比，三星 236 層以上的 V9 代 3D NAND 的 QLC 代際擴展也較差。在 V7 代中，QLC 的密度比 TLC 高 40%。對于 V9，QLC 的密度僅比 QLC 高 20%。這是因為 QLC 存儲單元無(wú)法像 TLC 單元那樣縮小那么多。因此，美光和 SK 海力士相信 TLC（每單元 3 位）NAND 將是最具成本效益的長(cháng)期解決方案。

然后是垂直擴展，這是過(guò)去十年中密度增加的主要途徑。目前的高縱橫比 (HAR) 蝕刻深度限制為 6 至 7 微米，每個(gè)單元的最小厚度約為 40 納米。到目前為止，制造商只能實(shí)現多達 128 個(gè)字線(xiàn)層堆棧（每個(gè)約 50 納米）。超越這一點(diǎn)需要將多個(gè) decks 單獨蝕刻并組合在另一個(gè)之上。Solidigm 的 192 層設計使用四個(gè) 48 層 decks，而海力士的最新 238 層一代使用兩個(gè) decks，每個(gè) decks 有 119 個(gè)活動(dòng)字線(xiàn)。

理想情況下，deck 越少越好，因為需要重復的制造步驟更少，堆疊 decks 時(shí)出現對齊錯誤的風(fēng)險也更低。否則，垂直縮放的唯一其他方法是減少每個(gè)存儲單元和字線(xiàn)的 Z 厚度，或者增加 HAR 蝕刻深度，我們將在下面詳細介紹。這就是東京電子可以從 Lam Research 手中奪走大量業(yè)務(wù)的原因。我們稍后描述的沉積變化可能同樣具有影響力。

然后我們在 X 和 Y 方向上進(jìn)行傳統的橫向縮放。這可以通過(guò)增加存儲器通道孔的密度或通過(guò)減少狹縫和存儲器塊細分的面積開(kāi)銷(xiāo)來(lái)完成。前者已經(jīng)被淘汰，因為孔不能變得更小，需要將所有層安裝在側壁上以形成電荷陷阱單元。目前，孔之間的間距也盡可能緊密。

對于后者，美光和 WDC/Kioxia 正在增加狹縫之間的通道孔數量，減少狹縫總數，從而實(shí)現更好的孔面積利用率。這意味著(zhù)他們的柵極替換工藝必須水平深入各層，以正確去除所有 SiN 殘留物并干凈地進(jìn)行后續的 W 填充。

自 64 層一代以來(lái)，行業(yè)標準一直是狹縫之間有 9 個(gè)支柱。美光 232 層已達到狹縫之間的 19 個(gè)柱，而 WDC/Kioxia BiCS6 162 層已達到狹縫之間的 24 個(gè)柱，盡管我們尚未發(fā)現這種情況在市場(chǎng)上廣泛普及。他們的 218 層 BiCS8 更進(jìn)一步，不再需要一排虛擬孔來(lái)分隔子塊。

雖然與垂直縮放相比，這些橫向縮放技術(shù)帶來(lái)的密度增益較小，但它確實(shí)可以在不增加 WFE 強度的情況下實(shí)現線(xiàn)性成本降低。除此之外，還可以通過(guò)使用交錯樓梯設計來(lái)減少陣列兩側樓梯的開(kāi)銷(xiāo)面積，從而實(shí)現橫向縮放。然而，這是以增加布線(xiàn)密度和字線(xiàn)連接區域的復雜性為代價(jià)的。

最后，還有架構縮放，重點(diǎn)關(guān)注 CMOS 邏輯外圍電路的放置位置。設計從簡(jiǎn)單的 CMOS Next to Array，到最近的 CMOS Under Array，通過(guò)在 NAND 堆棧下方構建電路來(lái)節省芯片面積。然而，由于 NAND 陣列處理步驟的嚴酷性，CMOS 邏輯處理技術(shù)存在局限性。CMOS 鍵合陣列 (CBA) 通過(guò)在單獨的晶圓上制造邏輯，然后通過(guò)混合鍵合將邏輯鍵合到存儲器陣列晶圓上來(lái)解決此問(wèn)題。

這使得更先進(jìn)的邏輯和更高的布線(xiàn)密度能夠實(shí)現階梯和子塊劃分的進(jìn)一步橫向擴展。由于邏輯和存儲器是并行制造的，因此可以通過(guò)降低設計/工藝復雜性和周期時(shí)間來(lái)抵消粘合多個(gè)晶圓所增加的成本。長(cháng)江存儲憑借其 64 層 Xtacking 1.0 和令人驚嘆的 1.0 微米間距混合鍵合處于領(lǐng)先地位。WDC/鎧俠 BiCS8 218 層也將采用混合鍵合工藝，其他制造商也將效仿。

大多數擴展途徑幾乎已經(jīng)被利用。垂直擴展一直是擴展的主要方式，但即便如此，當前的制造設備也開(kāi)始采用這種方式。

3D NAND 結構和制造流程

一開(kāi)始將氧化物和氮化物薄膜的交替層沉積到基礎晶片上。每層厚度在 20 至 30 nm 之間。每個(gè)堆疊的理論極限可以超過(guò) 250 層高，接近 7 微米高。然后添加厚硬掩模，為高縱橫比 (HAR) 溝道孔蝕刻做好準備。這種反應離子蝕刻工藝可挖出一系列深度為寬度 70 倍的孔。通道孔的圓度和整個(gè)孔深度的均勻性對于減少存儲單元性能的變異性至關(guān)重要。對于具有多個(gè) decks 的設計重復這些步驟，然后將這些 decks 堆疊在一起。由此，溝道孔被多層填充以形成電荷陷阱單元，每一層沉積在側壁上使孔逐漸變窄。

接下來(lái)是金屬替代柵極工藝。穿過(guò)所有層蝕刻狹縫以形成暴露堆疊側面的溝槽。這樣可以進(jìn)行氮化物層的折返以及隨后通過(guò) ALD 和鎢字線(xiàn)填充完成的勢壘沉積。在陣列的側面蝕刻出階梯，以使字線(xiàn)層暴露于垂直接觸。

最后，位線(xiàn)和金屬互連形成在上面并與制造的 CMOS 電路連接，其中包括字線(xiàn)驅動(dòng)器和用于 NAND 接口的其他外圍電路。由此我們可以看出，3D NAND 高度依賴(lài)于 HAR 蝕刻和沉積能力來(lái)擴展密度和性能。

如前所述，主要限制是在制造過(guò)程中蝕刻通道孔。這就是為什么每 GB 的原始處理時(shí)間（以及處理成本）的擴展預計會(huì )比我們觀(guān)察到的歷史趨勢放緩。

NAND 市場(chǎng)最新動(dòng)態(tài)

NAND 持續疲軟，產(chǎn)能?chē)乐剡^(guò)剩。由于供應過(guò)剩，目前行業(yè)晶圓開(kāi)工率在 60% 左右。庫存情況也十分巨大。這是自 1997 年以來(lái)最嚴重的供需失配。

現在，NAND 主要廠(chǎng)商都在降低利用率，試圖減少庫存，讓市場(chǎng)恢復平衡。然而，技術(shù)轉型仍需要一些投資。最大的 NAND 生產(chǎn)商（市場(chǎng)份額 34%）三星在 NAND 工藝方面落后。當前一代仍然主要是 128 層，176 層 NAND 仍然只占很小的一部分

這遠遠落后于 SK 海力士和美光，后者的技術(shù)節點(diǎn)超過(guò) 200 層。三星今年正試圖投入資金將其大部分產(chǎn)能轉變?yōu)?236 層。他們實(shí)際上在大部分生產(chǎn)中跳過(guò)了一個(gè)節點(diǎn)。雖然他們對技術(shù)轉型的投資將提振今年的 NAND WFE，但這只會(huì )推遲復蘇。一旦技術(shù)轉型完成，他們將再向市場(chǎng)推出 70% 以上的比特。三星想要強制整合，這是從公司最高層向下推動(dòng)的策略。

與 2023 年相比，2024 年 NAND 資本支出將更為精簡(jiǎn)。預計到 2025 年，由于巨大的庫存和低利用率提供緩沖，NAND 供需恢復平衡，NAND 資本支出才會(huì )強勁復蘇。長(cháng)期的需求將繼續增長(cháng)，行業(yè)最終需要投資來(lái)滿(mǎn)足這一需求。