西門(mén)子與聯(lián)華電子合作開(kāi)發(fā)3D IC混合鍵合流程

西門(mén)子數字化工業(yè)軟件近日與半導體晶圓制造大廠(chǎng)聯(lián)華電子 (UMC) 合作，面向聯(lián)華電子的晶圓堆疊 (wafer-on-wafer) 和芯片晶圓堆疊 (chip-on-wafer) 技術(shù)，提供新的多芯片 3D IC (三維集成電路) 規劃、裝配驗證和寄生參數提取 (PEX) 工作流程。聯(lián)電將同時(shí)向全球客戶(hù)提供此項新流程。

通過(guò)在單個(gè)封裝組件中提供硅片或小芯片 (chiplet) 彼此堆疊的技術(shù)，客戶(hù)可以在相同甚至更小的芯片面積上實(shí)現多個(gè)組件功能。相比于在 PCB 上鋪設多個(gè)芯片的傳統配置，該方法不僅更加節省空間，還能以更低的功耗實(shí)現更出色的系統性能和更多的功能。

聯(lián)華電子組件技術(shù)開(kāi)發(fā)和設計支持副總裁鄭子銘表示：“我們的客戶(hù)現在可以使用經(jīng)驗證且可靠的晶圓制造設計套件與流程，來(lái)驗證其堆疊組件的設計，同時(shí)校正芯片對齊與連接性，并提取寄生參數，以便在信號完整性仿真中使用。聯(lián)電與西門(mén)子 EDA 的共同客戶(hù)對高性能計算、射頻、人工智能物聯(lián)網(wǎng)等應用的需求正日漸增長(cháng)，隨之帶來(lái)對 3D IC 解決方案的大量需求，此次聯(lián)電與西門(mén)子的合作將幫助客戶(hù)加快其集成產(chǎn)品設計的上市時(shí)間?！?/p>

聯(lián)華電子開(kāi)發(fā)了全新的混合鍵合 (hybrid-bonding) 3D 版圖和電路比較 (LVS) 驗證和寄生參數提取工作流程，使用西門(mén)子的 XPEDITION? Substrate Integrator 軟件進(jìn)行設計規劃和裝配、西門(mén)子的Calibre? 3DSTACK 軟件進(jìn)行芯片間的連接性檢查，同時(shí)使用 Calibre nmDRC 軟件、Calibre nmLVS 軟件和 Calibre xACT? 軟件來(lái)執行 IC 與芯片間擴展物理和電路驗證任務(wù)。

西門(mén)子數字化工業(yè)軟件電子板系統高級副總裁 AJ Incorvaia 表示：“西門(mén)子非常高興能夠與聯(lián)華電子進(jìn)一步深化合作，為雙方共同客戶(hù)提供更優(yōu)解決方案。隨著(zhù)客戶(hù)不斷開(kāi)發(fā)復雜度更高的設計，我們已經(jīng)準備好為其提供所需的先進(jìn)工作流程，以實(shí)現這些復雜設計?！?/p>