聯(lián)發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA

Cadence Cerebrus 運用革命性的AI技術(shù)，擁有獨特的強化學(xué)習引擎，可自動(dòng)優(yōu)化軟件工具和芯片設計選項，提供更好的 PPA進(jìn)而大幅減少工程端的負荷和整體流片時(shí)間。例如，Cadence Cerebrus 布局優(yōu)化功能，使客戶(hù)能夠超越常人的設計潛力縮小芯片尺寸。因此，Cadence Cerebrus 與完整的 Cadence 數字產(chǎn)品線(xiàn)相結合，藉由業(yè)界最先進(jìn)從合成、設計實(shí)現到簽核的完整數字全流程，提供了突破性的工程設計優(yōu)勢。

Cadence資深副總裁暨數字與簽核事業(yè)群總經(jīng)理滕晉慶(Chin-Chi Teng)博士表示：「我們一直在尋找新的方法來(lái)幫助我們的客戶(hù)提高生產(chǎn)力，而Cadence Cerebrus以其 AI 能力減少耗時(shí)手動(dòng)工作，使得工程師可以專(zhuān)注于更重要的項目。我們推出 Cadence Cerebrus的一年內，就顯著(zhù)地看到我們的客戶(hù)快速采用并開(kāi)始實(shí)現產(chǎn)品的全部潛力?？蛻?hù)如聯(lián)發(fā)科技和瑞薩電子獲得PPA 改善和生產(chǎn)力提升，因而他們現在已經(jīng)在量產(chǎn)計劃中廣泛采用了該工具?！?/p>

聯(lián)發(fā)科技硅產(chǎn)品開(kāi)發(fā)部門(mén)資深副總經(jīng)理謝有慶表示：「在聯(lián)發(fā)科技，我們致力于提供最佳的 PPA，因此以AI為基礎的Cadence Cerebrus解決方案成為我們最新先進(jìn)制程項目最合理的選擇。在SoC模塊設計上，Cadence Cerebrus 布局規劃優(yōu)化功能．可將該模塊芯片面積縮小 5%，并將功耗降低6% 以上。在獲得生產(chǎn)力提升、PPA更加優(yōu)化且更易于整合到聯(lián)發(fā)科技CAD 流程等全面

瑞薩電子公司共享研發(fā) EDA 部門(mén)的副總裁Toshinori Inoshita 表示：「我們需要能夠改進(jìn)各種節點(diǎn)和設計類(lèi)型PPA 的自動(dòng)化方法，藉由采用并優(yōu)化 Cadence Cerebrus 以滿(mǎn)足我們所有特別的設計需求，并取得了許多顯著(zhù)的設計成果。在先進(jìn)制程 CPU 設計中，我們體驗到了更好的性能，在總體負時(shí)序裕量 (TNS) 提高了 75%。此外，我們采用Cadence Cerebrus 大幅降低了關(guān)鍵 MCU 設計的泄漏功率，讓我們進(jìn)一步提高性能和生產(chǎn)力，并縮短流片時(shí)間。