Cadence與聯(lián)電攜手完成28納米HPC+制程先進(jìn)射頻毫米波設計流程認證

聯(lián)華電子近日宣布Cadence^?毫米波（mmWave）參考流程已獲得聯(lián)華電子28納米HPC+制程的認證。透過(guò)此認證，Cadence和聯(lián)電的共同客戶(hù)可利用整合的射頻設計流程，加速產(chǎn)品上市時(shí)程。此完整的參考流程是基于聯(lián)電的晶圓設計套件（FDK）所設計的，其中包括具有高度自動(dòng)化的電路設計、布局、簽核和驗證流程的一個(gè)實(shí)際示范電路，讓客戶(hù)可在28納米的HPC+制程上實(shí)現更無(wú)縫的芯片設計。

經(jīng)認證的毫米波參考流程，支持Cadence的智慧系統設計?策略，使客戶(hù)加速SoC設計的卓越性。高頻射頻毫米波設計除了需要模擬和混合信號功能之外，還需要精確的電磁（EM）提取和模擬分析。此毫米波參考流程基于CadenceVirtuoso^?的射頻解決方案，匯集了業(yè)界領(lǐng)先的電路擷取、布局實(shí)現、寄生元件參數擷取、電磁分析和射頻電路模擬，以及整合布局與電路布局驗證（LVS）和設計規則檢查（DRC）。該流程還將使用Cadence EMX^?平面3D模擬和Cadence AWR^?AXIEM^?平面3D電磁分析的合并，在可靠的Virtuoso和Spectre^?平臺中，從而提供了射頻電路硅前與硅后高度的自動(dòng)化和分析性能的能力。

認證的毫米波參考流程包括：

●   透過(guò)Virtuoso圖形編輯器、Virtuoso ADE Explorer和Assembler、Spectre X Simulator、Spectre AMS Designer和Spectre射頻選件進(jìn)行設計獲取和模擬。

●   透過(guò)Virtuoso布局套件和物理驗證系統（PVS）設計布局。

●   透過(guò)Quantus?擷取解決方案對晶體管層次的連接器進(jìn)行寄生元件參數擷取。

●   透過(guò)EMX或AWR AXIEM 3D平面模擬器對晶體管之間的連接器進(jìn)行電磁分析，包括被動(dòng)射頻結構。

Cadence的客制化IC與PCB部門(mén)產(chǎn)品管理副總KT Moore表示：“透過(guò)與聯(lián)華電子的合作，我們共同的客戶(hù)可以利用目前領(lǐng)先業(yè)界的Virtuoso和Spectre平臺中最先進(jìn)的功能，同時(shí)利用我們的EMX和AWRAXIEM整合式電磁模擬軟件來(lái)設計5G，物聯(lián)網(wǎng)和汽車(chē)應用產(chǎn)品。該流程使得工程師在聯(lián)電28HPC+制程技術(shù)上，更能精確地預測硅電路的性能，這對于達到產(chǎn)品量產(chǎn)和上市時(shí)程的目標至關(guān)重要?！?/p>

聯(lián)華電子憑借AEC Q100汽車(chē)1級平臺，及量產(chǎn)就緒的28納米HPC+解決方案能夠滿(mǎn)足客戶(hù)從數位到毫米波的各種應用。28HPC+制程采用高介電系數／金屬閘極堆疊技術(shù)，將其SPICE模型的覆蓋范圍進(jìn)一步擴展至毫米波的110GHz，以供用于手機、汽車(chē)/工業(yè)雷達和5G FWA /CPE的應用?？蛻?hù)可以利用聯(lián)電的毫米波設計套件設計收發(fā)器芯片，或整合晶圓專(zhuān)工廠(chǎng)完善的數位和模擬IP來(lái)加速其毫米波SoC的設計。

聯(lián)華電子硅智財研發(fā)暨設計支持處林子惠處長(cháng)同時(shí)表示：“透過(guò)與Cadence的合作，開(kāi)發(fā)了一個(gè)全面的毫米波參考流程，該流程結合Cadence全面的射頻設計流程與聯(lián)電設計套件，為我們在28納米HPC+制程技術(shù)的芯片設計客戶(hù)提供準確、創(chuàng )新的設計流程。憑借此流程的功能優(yōu)勢，和熟悉的Virtuoso設計環(huán)境，客戶(hù)在我們28納米技術(shù)上，可減少設計上的反復更迭并更效率地將下一代的創(chuàng )新產(chǎn)品推向市場(chǎng)?！?/p>