利用更高效的 LVS 調試提高生產(chǎn)率

簡(jiǎn)介

版圖與電路圖比較 (LVS) 驗證是片上系統 (SOC) 設計周期中集成電路 (IC) 驗證必不可少的組 成部分，但鑒于當今高密度且層次化的版圖、不斷提高的電路復雜性以及錯綜復雜的晶圓 代工廠(chǎng)規則，運行 LVS 可能是一項耗時(shí)且資源密集的工作。全芯片 LVS 運行不僅會(huì )將設計版 圖與電路圖網(wǎng)表進(jìn)行比較，而且通常還包含會(huì )增加 LVS 運行時(shí)間的其他驗證，例如電氣規則 檢查 (ERC) 和短路隔離。

根據設計的復雜性，調試這些設計的 LVS 結果可能同樣具挑戰性且耗時(shí)，進(jìn)而影響總周轉時(shí) 間 (TAT) 和計劃的流片日程。解決電源接地網(wǎng)絡(luò )之間的短路問(wèn)題既困難又耗時(shí)，不僅是因為 在這些大型網(wǎng)絡(luò )中電源接地網(wǎng)格擴展到整個(gè)設計規模，還因為造成短路的原因可能有很多。 同樣，要確定版圖和電路圖之間的比較差異可能很困難，因為造成差異的原因可能有很多， 而且跟蹤高密度設計中的對應元素可能非常費時(shí)費力。如果設計人員想要在盡可能短的收斂 時(shí)間內為其高性能設計獲得無(wú) LVS 錯誤的結果，實(shí)現有效且高效的 LVS 調試方法至關(guān)重要。

LVS 調試的挑戰

傳統上，LVS 流程主要包含兩個(gè)步驟：提取和電路比較。首先，使用器件提取和網(wǎng)絡(luò )連接提 取功能從版圖中提取版圖網(wǎng)表。然后，將此提取的版圖網(wǎng)表與電路圖網(wǎng)表進(jìn)行比較。任一 步驟中發(fā)現錯誤，都可能導致調試時(shí)間延長(cháng)。

由于同一網(wǎng)絡(luò )被分配多個(gè)文本名稱(chēng)，因此可能會(huì )出現文本短路 (texted short)，導致連接提取 期間提取錯誤的網(wǎng)絡(luò )名稱(chēng)。帶文本網(wǎng)絡(luò )之間的短路是提取階段設計人員面臨的主要調試問(wèn) 題之一。調試這些短路可能很棘手，因為造成短路的原因多種多樣，并且短路可能跨越多 個(gè)設計層次結構。大型網(wǎng)絡(luò )（例如電源和接地網(wǎng)絡(luò )）常常在整個(gè)版圖區域中擴展，包含許 多多邊形并跨越多個(gè)層次結構，從而使得短路的電源接地網(wǎng)絡(luò )難以調試。

將提取的版圖網(wǎng)表與源網(wǎng)表進(jìn)行比較時(shí)，也可能出現問(wèn)題。當今的設計非常復雜，涉及眾 多器件和多個(gè)層次結構，設計人員常常需要花費相當多的時(shí)間來(lái)匹配版圖和源網(wǎng)表中的等 效元素，最終跟蹤并解決差異來(lái)源。

無(wú)論設計人員是要解決一個(gè)很長(cháng)的電源網(wǎng)絡(luò )上的短路問(wèn)題，還是調試比較不匹配問(wèn)題，都 需要更有效和更高效的調試技術(shù)。幸運的是，設計人員可以利用高級調試技術(shù)來(lái)大大縮短 用于調試 LVS 錯誤的周轉時(shí)間。我們來(lái)看一些利用 Calibre? 工具套件更高效地解決復雜 LVS 調試問(wèn)題的調試技術(shù)。

交互式短路隔離

如上所述，由于短路可能有許多不同的原因并且跨越多個(gè)設計層次結構，調試當今設計中 的短路可能非常耗時(shí)。

通過(guò)啟動(dòng) Calibre nmLVS? 運行并啟用短路隔離，設計人員可以生成一個(gè)短路隔離數據庫， 其中包含版圖中所有短路的一個(gè)全面列表。然后，設計人員可以使用 Calibre RVE? 交互式 短路隔離 (ISI) 調試流程來(lái)顯示短路網(wǎng)絡(luò )中提取的獨立多邊形，并從關(guān)鍵短路開(kāi)始，以漸進(jìn) 順序系統地調試短路（圖 1）。

圖 1：設計人員可以選擇 并高亮顯示一個(gè)短路， 然后查看構成該短路的 多邊形。

為了演示 Calibre RVE ISI 功能如何讓設計人員能 夠更快地分析和糾正版圖中的短路，下面我們 來(lái)詳細說(shuō)明電源接地短路的調試過(guò)程。設計人 員選擇 “Layout Shorts”（版圖短路）結果列表， 然后選擇并高亮顯示其中一個(gè)短路，以在版圖 編輯器（例如 Calibre DESIGNrev? 界面）中查 看涉及的所有多邊形。接下來(lái)，設計人員根據 其對版圖和設計的了解，為每個(gè)多邊形分配一 個(gè)網(wǎng)絡(luò )標簽（vdd! 或 gnd!）?？梢栽?Calibre RVE 列表中分配標簽，或在 Calibre DESIGNrev 顯示中標記多邊形。當設計人員認為他們已經(jīng) 確定有問(wèn)題的多邊形時(shí)，便為該多邊形分配一 個(gè) REMOVE（移除）標簽（圖 2）。

圖 2：設計人員基于其對設計的了解將適當的標簽 分配給多邊形。

一旦標記完短路中的所有多邊形，設計人員便可使用 ISI Verfiy Short（驗證短路）選項以虛 擬方式判斷，刪除標有 “REMOVE” 的多邊形是否修復了該短路問(wèn)題（圖 3）。驗證短路功能 使用短路數據庫中已經(jīng)存在的提取信息來(lái)啟動(dòng)短路驗證運行（不是完整的 LVS 運行），以判 斷如果短路數據庫中去掉標記了 REMOVE 的多邊形之后，該短路是否會(huì )被去除。這個(gè) “驗證 短路” 過(guò)程并未真正從版圖中刪除該多邊形，它只是在驗證運行期間從短路數據庫中移除該 多邊形。

圖 3：適當分配后，設計 人員可以啟動(dòng)“驗證短 路”功能。

如果驗證運行表明短路路徑不再存在，并且兩個(gè)網(wǎng)絡(luò )之間沒(méi)有其他短路，則該短路將顯示 為已虛擬修復。如果驗證結果顯示，兩個(gè)網(wǎng)絡(luò )之間的其他位置仍然存在一個(gè)或多個(gè)短路， 則會(huì )顯示一組新的構成短路路徑的多邊形。設計人員可以繼續處理這組新的短路多邊形， 直到鎖定有問(wèn)題的短路多邊形。在分析的任何階段，設計人員如果認為自己刪除的多邊形 不對，可以選擇回到原始的短路數據庫，然后重新開(kāi)始分析。

一旦確定了所有有問(wèn)題的多邊形，并且以虛擬方式去除了短路，設計人員就必須使用版圖 編輯器從版圖中實(shí)際移除這些形狀，并啟動(dòng)完整 LVS 運行以確認所有短路都已得到糾正。 通過(guò)使用 Calibre RVE ISI 流程，設計人員可以更快速且系統性地調試和修復短路問(wèn)題，而無(wú) 需多次運行完整的 LVS。

比較差異

在提取階段中隔離并移除短路之后，設計人員在比較階段經(jīng)常會(huì )遇到差異問(wèn)題。LVS 差異 的例子包括：交叉連接錯誤、不良實(shí)例連接錯誤、開(kāi)路錯誤、短路錯誤和管腳交換錯誤。 調試版圖和電路圖之間的比較差異時(shí)，設計人員在分析每個(gè)差異的根本原因的同時(shí)，通常 還要手動(dòng)跟蹤和管理相應的元素。在高密度設計中，這可能很快變成一種耗時(shí)且令人沮喪 的操作。

為了加快和改善差異調試，設計人員可以使用 Calibre RVE 修復建議來(lái)查看每個(gè)差異的可能 來(lái)源。這些修復建議會(huì )指出差異的可能原因，從而幫助設計人員更快地執行詳細的錯誤分 析。下面通過(guò)一個(gè)簡(jiǎn)單的管腳交換錯誤來(lái)說(shuō)明設計人員如何使用這些修復建議來(lái)實(shí)現更快 速且更高效的差異調試。

當一個(gè)實(shí)例的兩個(gè)版圖引腳交叉連接時(shí)，即發(fā)生管腳交換錯誤。版圖／電路圖比較完成 后，設計人員可以查看 Calibre RVE 修復建議以獲得調試幫助。每個(gè)差異都有清晰的文字說(shuō) 明（圖 4）。

圖 4：顯示了有關(guān)差異可 能原因的簡(jiǎn)單描述。

在這種情況下，設計人員可以在版圖設計環(huán)境和 Calibre RVE 內部電路圖查看器（版圖和來(lái) 源）中高亮顯示差異所涉及的實(shí)例 (X11) 和兩個(gè)網(wǎng)絡(luò )（46 和 40）。通過(guò)比較內部電路圖視 圖，設計人員可以快速直觀(guān)地看到交換的連接（圖 5）。

圖 5：內部 RVE 電路圖查 看器中的高亮顯示有助 于直觀(guān)地顯示差異。

將版圖高亮部分與版圖電路圖查看器 中的高亮部分對照，設計人員可以快 速看到必須糾正的連接（圖 6）。

修復建議功能使用簡(jiǎn)單的語(yǔ)言清楚地 說(shuō)明差異的根本原因，有助于加快并 簡(jiǎn)化調試過(guò)程。有了這些信息，設計 人員便可使用 Calibre RVE 版圖和電路 圖查看器更快速、更高效地糾正比較 差異。

圖 6：版圖與版圖電路圖查看器中的高亮顯示比較顯示了 必須交換的連接。

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