借助 DFT 技術(shù)縮短,AI 芯片上市時(shí)間
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本文引用地址：http://dyxdggzs.com/article/202002/409657.htm
人工智能 (AI) 現已進(jìn)入自主系統時(shí)代，這些系統將增強人類(lèi)在計算密集型復雜任務(wù)領(lǐng)域的能力。AI 系統既便利又強大，有望解決人類(lèi)社會(huì )面臨的各種重大挑戰。AI 系統包括三部分：大數據集、數據處理算法和處理數據的計算硬件。
為使 AI 系統切實(shí)可用，其必須快速處理大量數據，這樣一來(lái)就需要強大的計算能力。AI 具有獨特的計算能力需求，這就導致 AI 芯片或 AI 加速器市場(chǎng)迅速增長(cháng)且競爭激烈。能否在這個(gè)市場(chǎng)取得成功，取決于能否讓產(chǎn)品快速上市，因此就需要使用設計和測試解決方案來(lái)應對新型 AI 芯片架構的挑戰。本文將重點(diǎn)介紹 AI 硬件的設計，尤其是如何最佳地測試 AI 芯片。Tessent?層次化 DFT 和測試向量生成非常適合 AI 芯片。
它可在較低層級（核心級別）執行 DFT 邏輯插入和測試向量生成，以進(jìn)行掃描和存儲器測試。它可復制 DFT 邏輯并將其與核心復制集成，還能自動(dòng)將測試向量映射到芯片級別。與 RTL 級測試邏輯插入配合使用時(shí)，Tessent 工具相比于傳統方法可顯著(zhù)減少DFT 所需的時(shí)間。用戶(hù)實(shí)現的掃描測試向量生成速度最多提高了 10 倍，測試向量減少了 2 倍，使用的系統存儲器減少了 10 倍。1,2
加速芯片調通方法論的采用，進(jìn)一步加速了不斷發(fā)展的 AI 芯片的上市時(shí)間。Tessent SiliconInsight?可在DFT 和測試儀領(lǐng)域之間建立直接聯(lián)系，從而簡(jiǎn)化了這項極其繁瑣的任務(wù)。本文闡述了 Mentor Tessent 系列的 IC 測試工具可如何幫助設計人員滿(mǎn)足大型先進(jìn)工藝 AI 芯片的質(zhì)量和上市時(shí)間要求。
AI 競賽已然開(kāi)始
openai.com 的數據顯示，AI 計算增長(cháng)需求每 3.5 個(gè)月就會(huì )翻一倍，自 2012 年以來(lái)已增加 300,000 倍。3不同的公司會(huì )使用不同的硬件開(kāi)發(fā)技術(shù)來(lái)滿(mǎn)足 AI 計算增長(cháng)要求。
例如，Graphcore 和 Mythic 等公司的 AI 芯片是基于新型大規模并行架構的 ASIC，此類(lèi)架構極大地提高了針對 AI 工作負荷的數據處理能力。其他公司（如 Intel、Nvidia 和 AMD）則繼續開(kāi)發(fā)和優(yōu)化現有架構，如 GPU、CPU 和 FPGA 等，以滿(mǎn)足 AI 系統的性能需求并保持領(lǐng)先于新興架構。4
AI 市場(chǎng)非?；钴S，超過(guò) 50 家初創(chuàng )公司和 25 家老牌半導體公司都在爭奪這一新興市場(chǎng)。5由于 AI 公司的飛速發(fā)展，市場(chǎng)競爭也日益激勵。
對所有這些競爭者而言，上市時(shí)間至關(guān)重要。6 設計流程的每個(gè)部分—包括 IC 測試和芯片調通所需的一切—都需要朝著(zhù)盡快將高質(zhì)量且有效的芯片交付到客戶(hù)手中這一目標而努力。
AI 芯片特征
盡管 AI 芯片可以采用不同的實(shí)施和架構，但有幾個(gè)關(guān)鍵設計特征一般是共通的。圖 1 顯示了 AI 芯片的一些例子。AI 芯片架構和測試要求對 DFT 實(shí)施策略具有一定的影響。無(wú)論何種架構，AI 芯片通常都有以下設計特征：
? 含數十億門(mén)電路的大型設計
? 大量復制的處理核心
? 分布式存儲器
圖 1：AI 芯片示例。圖片由 Graphcore、Bitmain 和 Mythic 提供。
可大幅縮短 AI 芯片上市時(shí)間的 DFT 解決方案要求
為大幅縮短 AI 芯片的上市時(shí)間，DFT 解決方案有三個(gè)關(guān)鍵要求：
? 利用 AI 芯片的規則性
? 在 RTL 中執行 DFT 插入
? 消除 DFT 到測試的迭代
利用 AI 芯片的規則性
AI 芯片通常包含大量相同的核心。DFT 利用 AI 芯片的規則性意味著(zhù)所有 DFT 工作—包括測試插入、測試向量生成和驗證—在核心級別都需只完成一次。然后會(huì )自動(dòng)復制完整的Sign-off 核心，以完成芯片級 DFT 實(shí)施，如圖 2 所示。
圖 2：以層次化 DFT 方法復制完整的已 Sign-off 的核心
實(shí)現一個(gè)核心的 Sign-off 并復制該核心以完成芯片的過(guò)程要比在芯片級別執行 DFT 快得多。這種方法將 DFT 從流片的關(guān)鍵路徑中剝離出來(lái)，避免其對項目計劃造成影響。
Tessent 層次化 DFT 是一種理想的解決方案，它能利用 AI 芯片的規則性，并允許在不同層級對模塊進(jìn)行完整的 DFT Sign-off。如圖 3 中所示，共有三個(gè)層級：核心（重復單元）、模塊（超級重復單元）和芯片。核心（重復單元）會(huì )在模塊（超級重復單元）中經(jīng)多次實(shí)例調用，而后者又會(huì )在芯片級別經(jīng)多次實(shí)例調用。
圖 3：Tessent 層次化 DFT 支持在不同的設計層級進(jìn)行完整的 DFT Sign-off。
在層次化 DFT 方法論中，DFT 實(shí)施、ATPG 和掃描測試向量驗證是在核心級別執行的，因此完成后即被認為已 Sign-off。對于接口邏輯和存儲器，可在模塊級別重復相同的過(guò)程。芯片實(shí)施完成后，核心和模塊的測試向量將由 Tessent 軟件自動(dòng)重新映射到頂層。由于核心和模塊是復制的，因此只需針對其中一個(gè)核心和一個(gè)模塊執行 Sign-off 流程。這樣將比在完成全部物理設計工作后對整個(gè)芯片執行所有 DFT 工作和 Sign-off 要快得多。在 IC 制造完成后的故障診斷期間，Tessent 層次化 DFT 也很有用。它支持核心級診斷，可顯著(zhù)加速診斷和失效分析流程。這種層次化診斷方法論可與包含重復的相同處理核心的 AI 芯片架構完美匹配。
Tessent 層次化 DFT 采用如下獨特的技術(shù)：
? 強大的測試向量重定向和合并功能
? IJTAG 即插即用，用于核心復制和集成
? IJTAG 自動(dòng)化，用于芯片級 DFT 配置和管理
IJTAG 因其為片上儀器提供的靈活性和自動(dòng)化而迅速成為 IP 集成和測試的基本標準。Tessent IJTAG 支持Tessent 層次化 DFT 的自動(dòng)化，并從兩個(gè)重要方面補充層次化 DFT 方法：1) IJTAG 基礎架構的層次化驗證；2) 將核心級 BIST 和測試設置 IJTAG 測試向量重新映射到頂層。
對于層次化驗證，首先在核心級別驗證在該級別插入的 IJTAG 網(wǎng)絡(luò )，然后再驗證各更高級別的 IJTAG 網(wǎng)絡(luò )。此外，當在下一較高級別（父級別）復制核心時(shí)，核心的多個(gè)實(shí)例的 IJTAG 網(wǎng)絡(luò )會(huì )在父級別自動(dòng)集成和驗證。IJTAG 網(wǎng)絡(luò )的層次化驗證可確保 IJTAG 網(wǎng)絡(luò )中的任何錯誤都能在設計流程中盡早發(fā)現，從而避免對設計的日程安排造成影響。至于 IJTAG 測試向量重映射，用于掃描測試的測試設置向量（如掃描模式、低功耗配置等）和 BIST 測試向量是在核心級別生成和驗證。然而，這些測試向量最終會(huì )應用于芯片級別。使用 Tessent IJTAG，核心級 IJTAG 測試向量會(huì )自動(dòng)從核心級別重新映射到芯片級別，這比從頂層生成整個(gè)芯片的 IJTAG 測試向量要快得多。在十大半導體主要廠(chǎng)商中，有七家已在使用 Tessent 層次化 DFT 解決方案。
……未完待續……
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