燦芯半導體與成都納能、PLDA合作推出PCIe 2.0/3.0完整解決方案

　　國際領(lǐng)先的定制化芯片(ASIC)設計方案提供商及DDR控制器和物理層IP供應商——燦芯半導體(上海)有限公司(以下簡(jiǎn)稱(chēng)“燦芯半導體”)對外宣布與成都納能、PLDA合作，推出基于中芯國際40nm和55nm工藝技術(shù)的PCIe 2.0/3.0完整解決方案。

　　“納能與燦芯半導體合作，提供基于中芯國際40nm和55nm的PCIe 2.0/3.0解決方案，滿(mǎn)足最新的PIPE規范，支持2.5G、5G數據率，功耗低、面積小，可以有效降低SoC設計風(fēng)險和成本，”成都納能首席執行官武國勝說(shuō)，“我們期待著(zhù)與燦芯半導體攜手，為客戶(hù)提供符合相關(guān)標準的、高性能、低成本的整體解決方案?！?/p>

　　“PLDA 的PCIe Controller可以與任何標準的PCIe PHY匹配，這樣使客戶(hù)對于PHY的選擇提供了很大的靈活性，”PLDA首席執行官Arnaud Schleich說(shuō)，“此次與燦芯半導體進(jìn)一步加深合作，提供高性能、低功耗的PCIe技術(shù)，降低SoC集成風(fēng)險，將為客戶(hù)提供高速數據傳輸需求的完整解決方案?！?/p>

　　燦芯半導體首席執行官莊志青博士表示：“燦芯半導體此次與成都納能、PLDA合作，提供基于中芯國際40nm和55nm工藝的PCIe解決方案，提升高速數據傳輸SoC芯片的設計能力，為通信、云計算和車(chē)用SoC芯片設計降低風(fēng)險，縮短上市時(shí)間?！?/p>