數字電路為什么是低電平有效的多？

設計時(shí)常常是低電平有效，本文講解一下內因，大家有興趣的看看。

事實(shí)上，它是由常用的電路結構所決定的，低電平時(shí)電路往往有較高電平時(shí)更低的環(huán)路阻抗，而低阻抗則意味著(zhù)抗干擾能力更強。結合實(shí)際講一個(gè)有用的例子來(lái)加深印象：

我們有的同學(xué)可能已經(jīng)學(xué)習了這樣的一條PCB布線(xiàn)規則-----在條件許可的情況下，高電平有效線(xiàn)要盡量縮短，低電平有效的線(xiàn)則盡量延長(cháng)----這一條規則的存在基礎就是基于低電平時(shí)環(huán)路阻抗比較低，抗干擾能力比較強才起來(lái)的。

如OC或OD電路要控制一個(gè)電平就是通過(guò)它這個(gè)開(kāi)關(guān)的通斷來(lái)實(shí)現的。有在上拉電阻的情況下，開(kāi)關(guān)接通，得低電平;開(kāi)關(guān)切斷，得高電平。這樣，為了防止電路失控的情況下仍然是有效電平，那么當然是低電平有效才更“保險”了。結構上，象OC電路那樣，由于集電極更難擊穿，所以，也更不容易損壞。

對于其它圖騰柱輸出的電路，雖然0和1都有同樣的風(fēng)險，但應用中還是有人愿意加一個(gè)上拉電阻，以取得類(lèi)似OC或OD輸出的效果。至于為什么不采用下拉電阻而用上拉電阻，大家也可以分析一下。

另一個(gè)方面是OC或OD輸出的電路，使用上拉電阻后具有節能的效果。因為關(guān)斷后它是具有獲得高電平時(shí)的電流幾乎為0。

暫時(shí)想不到還有其它理由了，請了解的朋友們補充吧。