EDA行業(yè)及這三大EDA工具廠(chǎng)商你了解多少？

　　■ 關(guān)于Cadence，知乎上有這些討論

　1、初學(xué)Cadence IC的小白應該在哪些論壇或者社交平臺提問(wèn)?

　　知乎網(wǎng)友薛矽推薦：

　　官方的：Forums - - Cadence Technology Forums

　　國外論壇：The Designer's Guide Community Forum、Forumfor Electronics

　　國內論壇：中國電子頂級開(kāi)發(fā)網(wǎng)論壇、國內頂級電子論壇，最活躍的電子工程師交流社區

　　書(shū)本的話(huà)早一點(diǎn)的有何樂(lè )年的《模擬集成電路設計與仿真》

　　新出的如：《CMOS模擬集成電路設計與仿真實(shí)例――基于Cadence ADE》

　2、synopsys，mentorgraphic和cadence這三家公司對比?各方面有什么差別?

　　知乎網(wǎng)友Forever snow回答：

　　● 公司基本情況

　　● 公司業(yè)務(wù)

　　EDA公司業(yè)務(wù)相似，可以分為以下幾塊 ：1 、Total solution。 包括模擬，數字前端、后端、dft、signoff一整套工具。 2 、AdvancedIP/Library。例如DDR、PCIe、Flash等。 3 、Customersupport and training。

　　● 按照EDA工具來(lái)進(jìn)行對比

　　*模擬仿真與版圖：CadenceVirtuoso平臺目前使用最為廣泛。

　　*數字前端： RTL仿真-- Synopsys的VCS。Mentor的Modelsim。 綜合SynopsysDesign complier占主導地位。Cadence也有相應產(chǎn)品Genus。

　　*數字后端： Synopsys的ICC/ICC2與Cadence的EDI/Innovus業(yè)內使用最多。其中上一代工具ICC要比EDI有更多的客戶(hù)群，而新一代的Innovus有趕超ICC2的趨勢。Mentor的Olympus，使用客戶(hù)很少。

　　*DFT：BSCAN--Mentor的BSDArchit，Sysnopsy的BSD CompilerMBIST--Mentor的MBISTArchitect 和Tessent mbist ATPG--Mentor的TestKompress 和Synopsys TetraMAX Scan chain--Synopsys 的DFTcompiler

　　*Signoff：Timing--Synopsys PT占主導地位。Cadence tempus也有一部分客戶(hù)在用。 Physical-- MentorCalibre占主導地位。Synopsys的ICV，Cadence的PVS也有占小部分份額。

　　小結：Cadence的優(yōu)勢在于模擬設計和數字后端。 Synopsys的優(yōu)勢在于數字前端、數字后端和PT signoff。 Mentor的優(yōu)勢是Calibre signoff和DFT。

　　國內員工福利 Cadence國內主要在上海，北京。薪資屬于業(yè)界中上，有5%的補充公積金。年假15天，病假12天。每年有兩次左右的teambuilding，還有機會(huì )去美國總部培訓。(每年還有5天志愿者假，可以去參加公司或者社會(huì )上的志愿者活動(dòng)。) Synopsys應屆生工資比Cadence稍高，有5%的補充公積金。應屆畢業(yè)生年假18天，應該是國內IC界年假最多的! Mentor國內人數較少。

　■ 全球三大EDA軟件巨頭眼里的芯片設計挑戰

　　Cadence認為：軟件對半導體公司來(lái)說(shuō)是個(gè)新挑戰，因為他們傳統只設計硬件，現在還要設計軟件。為此，Cadence把新的EDA轉型稱(chēng)作EDA360。EDA360希望幫助半導體公司解決三個(gè)層次的問(wèn)題：1，系統實(shí)現，包括早期的軟件開(kāi)發(fā)，系統級的驗證和糾錯;2， SoC(系統芯片)實(shí)現，幫助客戶(hù)去解決SoC中像reware的問(wèn)題等底層軟件的開(kāi)發(fā)，以及與器件相關(guān)的軟件開(kāi)發(fā);3， 芯片實(shí)現層次，主要解決傳統問(wèn)題，包括低功耗等。

　　盡管Cadence擁有從IC設計到PCB(印制電路板)、系統設計一整套平臺，但還需要整個(gè)產(chǎn)業(yè)的合作，諸如IP供應商、IP(知識產(chǎn)權)和設計服務(wù)公司、代工廠(chǎng)、與硬件相關(guān)的軟件，這其中還包括了Cadence的EDA同行們。

　　Mentor認為，當芯片設計規模越來(lái)越大、未來(lái)有望達到400億晶體管時(shí)，為了克服大規模IC的設計挑戰，有四方面的重要技術(shù)。

　　第一，硬件仿真技術(shù)(emulation)。是使用硬件的解決方案來(lái)提高IC設計、驗證的效率。這從邏輯學(xué)上看是非常有趣的一件事——用硬件來(lái)設計硬件，就像機器人自己在設計一個(gè)人一樣。我們大幅度地使用硬件來(lái)提高整個(gè)驗證的效能。

　　第二，系統設計?，F在CPU核大量被使用在現在的SoC設計當中，像ARM核、MIPS核等等，通過(guò)軟硬件協(xié)同仿真技術(shù)，可以大幅提高系統設計的效率。首先對于這些CPU的指令集進(jìn)行建模，之后我們就不需要讓CPU在進(jìn)行系統級仿真時(shí)使用比較耗時(shí)的RTL仿真，我們可以對一些常用的商用處理器進(jìn)行CPU的指令集建模。這樣就可以大幅地提高設計效率：首先，我們提高了整個(gè)系統級驗證仿真的效能，其次，可以提早讓軟件進(jìn)行開(kāi)發(fā)，因為這等于我們可以直接在EDA平臺上先把產(chǎn)品原型實(shí)現。這樣軟件可以提早在這個(gè)平臺上進(jìn)行開(kāi)發(fā)。而且EDA平臺可以提高偵錯能力，這是傳統硬件原型無(wú)法達到的。因為軟硬件協(xié)同的功能可以讓系統時(shí)鐘停下來(lái)，這時(shí)當軟件有Bug時(shí)很容易去糾錯，也能輕易知道到底是哪個(gè)CPU、哪條指令導致硬件和軟件的問(wèn)題。

　　第三，物理設計與驗證。Mentor的Calibre平臺已經(jīng)向自動(dòng)布局布線(xiàn)流程和物理驗證流程整合，這樣可以大幅提高后面物理驗證的速度。

　　第四，ESA(嵌入式軟件自動(dòng)化)的機遇。從EDA設計及之后的流片/制造來(lái)看，事實(shí)上盡管晶體管數量越做越大，但芯片的制造和研發(fā)成本卻沒(méi)有大幅提高，反而是軟件開(kāi)發(fā)的成本在上升，例如iPhone手機上有越來(lái)越多的應用程序。如何加快軟件開(kāi)發(fā)的速度，以及如何能夠減少軟件的開(kāi)發(fā)成本?Mentor的ESA愿景是解決這方面的問(wèn)題。

　　Synopsys指出，從國際上來(lái)看，設計挑戰是：設計成本越來(lái)越高，而且最大的成本支出來(lái)自軟件和認證，需要EDA供應商和代工廠(chǎng)一起來(lái)解決。二是從芯片設計到仿真、驗證再到流片，軟件和驗證的時(shí)間占了流程大一大半，需要著(zhù)力提升效率。三是低功耗設計。中國大陸IC設計業(yè)面臨著(zhù)三個(gè)挑戰：需要好的IP，上市時(shí)間更快，成本更低。

　　有人擔心IP用多了，fabless公司可能會(huì )淪為組裝公司。IP年營(yíng)業(yè)額2.5億美元的Synopsys認為，實(shí)際上，整個(gè)系統怎么去驗證等也很重要，只有該項目的設計人員才知道這個(gè)芯片到底要實(shí)現什么樣的功能，才可做好驗證;另外，軟硬件協(xié)同驗證等方面也很復雜，因為現在整個(gè)系統在一塊芯片(SoC)上了。再有，這五年將發(fā)生一個(gè)變化：最近Conexant(科勝訊公司)推出的一款芯片有一百萬(wàn)行軟件代碼，但fabless設計該芯片大概沒(méi)有一百萬(wàn)行的RTL(寄存器傳送級)代碼，所以芯片的軟件比硬件更復雜。但這些芯片里的軟件不是外面的應用軟件公司所做，而是芯片廠(chǎng)商自己做的。

　　■ 寫(xiě)在后面

　　EDA行業(yè)需求的人才主要是工具軟件開(kāi)發(fā)人才，工藝及器件背景的工程師、熟悉IC設計流程的工程師、數學(xué)專(zhuān)業(yè)人才、應用及技術(shù)支持人和銷(xiāo)售類(lèi)人才，就業(yè)面相對窄，但穩定性非常高。你對EDA行業(yè)了解多少呢?歡迎在評論區留言。