7納米以下技術(shù)候選人：IMEC看好GAA NWFET技術(shù)

　　比利時(shí)微電子(IMEC)在2016國際電子元件會(huì )議(IEEE International Electron Devices Meeting ; IEDM)中首度提出由硅納米線(xiàn)垂直堆疊的環(huán)繞式閘極(GAA)金屬氧化物半導體場(chǎng)效電晶體(MOSFETs)的CMOS集成電路，其關(guān)鍵技術(shù)在于雙功率金屬閘極，使得n型和p型裝置的臨界電壓得以相等，且針對7納米以下技術(shù)候選人，IMEC看好環(huán)繞式閘極納米線(xiàn)電晶體(GAA NWFET)會(huì )雀屏中選。

　　比利時(shí)微電子研究中心與全球許多半導體大廠(chǎng)、系統大廠(chǎng)均為先進(jìn)制程和創(chuàng )新技術(shù)的合作伙伴;其中，在CMOS先進(jìn)邏輯微縮技術(shù)研究的關(guān)鍵伙伴包括有臺積電、三星電子(Samsung Electronics)、高通(Qualcomm)、GlobalFoundries、美光(Micron)、英特爾(Intel)、SK海力士(SK Hynix)、Sony、華為等。

　　針對半導體7納米以下制程，究竟誰(shuí)可以接棒FinFET技術(shù)?比利時(shí)微電子研究中心表示，目前看起來(lái)環(huán)繞式閘極納米線(xiàn)電晶體(GAA NWFET)是最有可能成功突破7納米以下FinFET制程的候選人。

　　比利時(shí)微電子進(jìn)一步分析，因為GAA NWFET擁有高靜電掌控能力，可以實(shí)現CMOS微縮，在水平配置中，也是目前主流FinFET技術(shù)的自然延伸，可以通過(guò)垂直堆疊多條水平納米線(xiàn)來(lái)最大化每個(gè)覆蓋區的驅動(dòng)電流。

　　再者，比利時(shí)微電子研究中心也研究新的結構對于原來(lái)靜電放電(ESD)表現的影響，且發(fā)表靜電放電防護二極體，讓GAA納米MOSFETs的發(fā)展有突破，間接幫助鰭式場(chǎng)效電晶體(FinFET)持續往更先進(jìn)制程技術(shù)發(fā)展。

　　2016年比利時(shí)微電子研究中心展示了垂直堆疊、由直徑8納米的硅納米線(xiàn)所制成的GAA FET，這些電晶體的靜電控制由n-FETs和p-FETs制作而成，具有n型和p型元件的相同臨界電壓，因為積體電路技術(shù)中的關(guān)鍵是雙功函數金屬閘極的使用，使得n-FET和p-FET的臨界電壓得以獨立設置。

　　且在該步驟中，P型功函數金屬(PWFM)在所有元件中的溝槽式閘極使用，然后使用選擇性蝕刻P型功函數金屬到納米結晶性鉿氧化物(HfO2)到n-FET，隨后利用N型功函數金屬。

　　另外，針對關(guān)鍵靜電放電(ESD)影響，比利時(shí)微電子提出兩種不同的靜電放電防護二極管，分別為閘二極體和淺溝槽隔離(STI)二極體。其中，STI二極體因為在二次崩潰電流(It2)與寄生電容的比率上表現較佳，所以認為是較好的靜電放電防護元件。

　　再者，測量和TCAD模擬也證明，與塊狀基板式鰭式電晶體(Bulk FinFET)二極體相比，GAA納米線(xiàn)二極體維持了靜電放電的表現。

　　比利時(shí)微電子研究中心的邏輯裝置與積體電路總監Dan Mocuta表示，在GAA硅質(zhì)CMOS技術(shù)、靜電放電防護結果方面的積體電路技術(shù)，是實(shí)現7納米或以下制程的重要成就。