基于Virtex-6 FPGA的三種串行通信協(xié)議測試及對比 (二)

　FPGA模塊結構如圖10所示。通過(guò)VIO控制模塊，可對包事務(wù)類(lèi)型、包載荷、發(fā)送地址等參數進(jìn)行設置。本測試將包載荷設為256字節，讀/寫(xiě)內存空間設為DSP的MSM(Multi-core Shared Memory)空間。

　　圖10 SRIO 2.0通信測試FPGA模塊結構

　　DSP方面，需要進(jìn)行相關(guān)寄存器的配置，完成SRIO的初始化，使DSP作為目標端處理FPGA發(fā)來(lái)的SRIO讀/寫(xiě)請求。DSP主要配置流程包括使能SRIO接口，串并轉換模塊，鏈路數目，鏈路線(xiàn)速率，設備ID等參數的設置。

　　使用ChipScope軟件觀(guān)察FPGA相關(guān)信號，如圖11，圖12所示。

　　圖11 SRIO 2.0讀測試信號波形

　　圖12 SRIO 2.0寫(xiě)測試信號波形

　　本測試中，FPGA每連續發(fā)送16384個(gè)SWRITE或NREAD包后，都會(huì )向DSP再發(fā)送1個(gè)門(mén)鈴消息。因此，可以通過(guò)計算DSP收到的相鄰兩個(gè)門(mén)鈴的時(shí)間間隔來(lái)計算SRIO讀/寫(xiě)速率。

　　經(jīng)測算，當FPGA執行SRIO讀/寫(xiě)操作時(shí)，DSP接收的相鄰兩個(gè)門(mén)鈴的平均時(shí)間間隔為分別為2.490ms，2.266ms.故SRIO 2.0讀操作的數據傳輸速率為，

　　下面計算本測試條件下SRIO讀/寫(xiě)的理論數據傳輸速率和實(shí)際通信效率。

　　SRIO 2.0協(xié)議的主要開(kāi)銷(xiāo)為物理層編碼開(kāi)銷(xiāo)和數據包開(kāi)銷(xiāo)。本測試采用8位路由和34位偏移地址。該條件下SWRITE事務(wù)、RESPONSE事務(wù)的數據包結構分別如圖13、圖14所示。

　　圖13 SRIO 2.0 SWRITE包結構

　　圖14 SRIO 2.0 RESPONSE包結構

　　由圖13可知，FPGA每發(fā)送一個(gè)SWRITE包，會(huì )帶來(lái)10字節的開(kāi)銷(xiāo)，另外，DSP會(huì )返回一個(gè)4字節確認接收符號。故本測試中SRIO寫(xiě)操作的理論數據傳輸速率為，

　　與PCIe 2.0類(lèi)似，SRIO 2.0可以流水地處理多個(gè)未完成的操作，應答開(kāi)銷(xiāo)與發(fā)送開(kāi)銷(xiāo)之間沒(méi)有競爭。故而SRIO 2.0讀操作可只考慮RESPONSE包開(kāi)銷(xiāo)而忽略NREAD包開(kāi)銷(xiāo)。由圖14可知，DSP每返回一個(gè)RESPONSE包，會(huì )帶來(lái)8字節的開(kāi)銷(xiāo)。另外，DSP接收到NREAD包后，會(huì )返回一個(gè)4字節確認接收符號，FPGA接收到響應包后，也會(huì )返回一個(gè)4字節確認接收符號。故本測試中SRIO讀操作的理論數據傳輸速率為，

　　SRIO讀操作的實(shí)際通信效率較低的原因是DSP響應FPGA讀請求的時(shí)間較長(cháng)。

　　6三種協(xié)議的分析比較

　　本測試中，Aurora 8B/10B、PCIe 2.0、SRIO 2.0均實(shí)現了在4x模式下的高速數據傳輸。下面將結合測試結果和協(xié)議的具體內容，從以下各方面對三種協(xié)議進(jìn)行比較。

　　(1)協(xié)議分層結構

　　Aurora 8B/10B協(xié)議僅定義了鏈路層和物理層。屬于較為底層的協(xié)議。SRIO 2.0協(xié)議定義了物理層，傳輸層和邏輯層，PCIe 2.0協(xié)議定義了物理層，數據鏈路層，事務(wù)層和軟件層，這兩種協(xié)議的內容和功能均比Aurora 8B/10B協(xié)議復雜。

　　(2)鏈路數目和鏈路線(xiàn)速率

　　Aurora 8B/10B協(xié)議在鏈路數目和鏈路線(xiàn)速率選擇上比較靈活，鏈路數目可以在1x至16x之間自由選擇，鏈路線(xiàn)速率可以在0.5Gb/s到6.6Gb/s間自由選擇。PCIe 2.0支持1x，2x，4x，8x，12x，16x，32x鏈路，鏈路線(xiàn)速率支持2.5Gb/s和5.0Gb/s.SRIO 2.0支持1x、2x、4x、8x和16x鏈路，鏈路線(xiàn)速率支持1.25Gb/s、2.5Gb/s、3.125Gb/s、5.0Gb/s和6.25Gb/s.

　　綜上可知，在鏈路線(xiàn)速率選擇范圍的廣泛性和靈活性上，

　　Aurora 8B/10B>Srio 2.0>Pcie 2.0，

　　鏈路數目選擇的靈活性上，

　　Aurora 8B/10B>Pcie 2.0>Srio 2.0.

　　最大允許的鏈路數目上，

　　Pcie 2.0>Aurora 8B/10B=Srio 2.0.

　　(3)數據傳輸方式

　　Aurora 8B/10B協(xié)議在數據封裝過(guò)程中未添加地址，設備號等信息，不能對目標設備的存儲空間進(jìn)行讀寫(xiě)。

　　PCIe 2.0可通過(guò)Memory Write，Memory Read，I/O Write，I/O Read事務(wù)對目標設備地址空間進(jìn)行讀寫(xiě)，但必須具備對目標設備地址空間的可見(jiàn)性。

　　SRIO 2.0數據傳輸方式更為靈活。在具備對目標設備地址空間可見(jiàn)性的情況下，可通過(guò)NWRITE，NWRITE_R，SWRITE，NREAD，ASTOMIC等事務(wù)對目標設備的地址空間進(jìn)行直接讀寫(xiě)。在不具備目標設備地址空間可見(jiàn)性的情況下，SRIO還提供了消息傳遞機制。用戶(hù)將數據和信箱號通過(guò)MESSAGE事務(wù)發(fā)至目標設備，目標設備根據信箱號與自身存儲空間的映射關(guān)系將數據寫(xiě)入存儲空間。

　　綜上可知，數據傳輸方式的靈活性上，SRIO 2.0>PCIe 2.0>Aurora 8B/10B.

　　(4)協(xié)議開(kāi)銷(xiāo)和數據傳輸速率

　　三種協(xié)議均在物理層有20%的8B/10B編碼開(kāi)銷(xiāo)。Aurora 8B/10B協(xié)議除此之外基本上無(wú)其它開(kāi)銷(xiāo)，而PCIe 2.0，SRIO 2.0還存在數據包開(kāi)銷(xiāo)。與PCIe 2.0相比，SRIO 2.0的數據包格式更為簡(jiǎn)潔，在相同的包載荷大小下，開(kāi)銷(xiāo)更低。以256B包載荷為例，SRIO 2.0的數據包開(kāi)銷(xiāo)最低為5.4%(SWRITE事務(wù))，而PCIe 2.0的數據包開(kāi)銷(xiāo)最低為7.3%(Memory Write事務(wù))。然而，PCIe 2.0協(xié)議最大允許的包載荷為4KB，而SRIO最大允許的包載荷為256B.故PCIe 2.0協(xié)議可通過(guò)增大包載荷來(lái)達到更低的數據包開(kāi)銷(xiāo)。(4KB包載荷下，PCIe 2.0的數據包開(kāi)銷(xiāo)為0.5%)

　　協(xié)議的理論傳輸速率由通道帶寬和協(xié)議開(kāi)銷(xiāo)決定，而協(xié)議的實(shí)際傳輸速率還受設備本身性能的影響。本測試中，PCIe 2.0 DMA讀操作數據傳輸速率速率高于SRIO 2.0 NREAD的主要原因是服務(wù)器對FPGA的PCIe讀請求的響應要快于DSP對FPGA的SRIO讀請求響應。

　　(5)設備尋址

　　PCIe協(xié)議中，各設備共享一個(gè)PCIe地址空間。整個(gè)PCIe地址空間先被分成塊，根據后來(lái)的下級總線(xiàn)這些塊再進(jìn)一步劃分。樹(shù)形結構中的每個(gè)設備在整個(gè)地址空間映射中被指定一個(gè)地址空間，通過(guò)執行全部地址譯碼來(lái)查找設備。在支持帶有大容量存儲器的設備系統中，這種設備尋址機制不適合靈活拓展。

　　SRIO采用基于設備ID尋址的方案。采用該方案，使得拓撲結構的變化僅需要更新事務(wù)路徑中的設備，從而使系統的拓展與拓撲結構的更改比PCIe協(xié)議更為靈活。

　　Aurora 8B/10B協(xié)議未定義設備尋址機制。

　　(6)網(wǎng)絡(luò )拓撲

　　PCIe規定了生成樹(shù)拓撲結構，這種結構適合于單個(gè)主機，多個(gè)外圍設備通信模式，但限制了端點(diǎn)數量，且不支持任意節點(diǎn)與節點(diǎn)間直接通信。PCIe的典型網(wǎng)絡(luò )拓撲結構如圖15所示。

　　圖15 PCIe網(wǎng)絡(luò )拓撲結構

　　SRIO的拓撲結構比PCIe更為靈活，可設計成網(wǎng)型，星型，雛菊鏈或樹(shù)形拓撲結構，支持節點(diǎn)對節點(diǎn)通信，各節點(diǎn)間可對等的發(fā)起數據傳輸。

　　Aurora 8B/10B協(xié)議不支持網(wǎng)絡(luò )拓撲結構。

　　(7)應用領(lǐng)域

　　Aurora 8B/10B協(xié)議作為Xilinx公司開(kāi)發(fā)的輕量級鏈路層協(xié)議，協(xié)議開(kāi)銷(xiāo)小，鏈路數目和鏈路線(xiàn)速率選擇靈活，適用于兩片Xilinx FPGA之間的數據流傳輸。用戶(hù)也可在其基礎上開(kāi)發(fā)高層協(xié)議。但其應用范圍較為有限，尚未見(jiàn)在其他芯片中使用。

　　PCIe 2.0作為PCI總線(xiàn)的繼承，帶寬，拓展靈活性大大提高，適合于主機與外部設備的互聯(lián)，在PC/Server平臺、VPX平臺有廣泛應用，如聲卡、顯示卡、網(wǎng)絡(luò )設備(包括以太網(wǎng)、Modem)、光纖接口卡、磁盤(pán)陣列卡等。

　　SRIO 2.0作為一種高性能包交換的互連技術(shù)，數據傳輸方式和拓撲結構靈活，為多處理器系統的實(shí)現提供便利，廣泛用于嵌入式系統內的微處理器、DSP、通信和網(wǎng)絡(luò )處理器、系統存儲器之間的高速數據傳輸。

　　7結束語(yǔ)

　　本文基于Virtex-6 FPGA芯片，對Aurora 8B/10B，PCIe2.0，SRIO 2.0三種串行通信協(xié)議進(jìn)行了速率測試，并通過(guò)分析協(xié)議開(kāi)銷(xiāo)和協(xié)議的流控制機制，計算了三種協(xié)議的理論傳輸速率和協(xié)議實(shí)際通信效率。結合測試結果和三種協(xié)議的具體內容，對三種協(xié)議的相關(guān)參數和應用領(lǐng)域進(jìn)行了對比分析。本文測試模塊結構的設計可為三種協(xié)議的工程實(shí)現提供借鑒，協(xié)議實(shí)際傳輸速率的測算和協(xié)議理論傳輸速率的分析計算可為三種協(xié)議在不同平臺和工作模式下的測試提供參考。在進(jìn)行雷達信號處理機數據傳輸方案的設計時(shí)，可參照本文對三種協(xié)議的性能分析，根據系統自身的特點(diǎn)及對數據傳輸速率的要求，合理選擇協(xié)議類(lèi)型和協(xié)議的工作模式。