用于高頻接收器和發(fā)射器的鎖相環(huán)-第三部分

　　本系列第一部分介紹了鎖相環(huán)(PLL)，說(shuō)明了其基本架構和工作原理。 另外舉例說(shuō)明了PLL在通信系統中的用途。 在第二部分中，我們詳細考察了相位噪聲、參考雜散、輸出漏電流等關(guān)鍵性能規格，還考慮了它們對系統性能的影響。 在本部分中，我們將考察PLL頻率合成器的主要構建模塊。 我們還將比較整數N和小數N架構。 最后將總結市場(chǎng)上現有的VCO，同時(shí)列出ADI的現有頻率合成器系列。

　　PLL頻率合成器基本構建模塊

　　PLL頻率合成器可以從多個(gè)基本構建模塊的角度來(lái)考察。 我們在前面已經(jīng)提到過(guò)這個(gè)問(wèn)題，下面將更加詳細地進(jìn)行探討：

　　鑒頻鑒相器(PFD)

　　參考計數器(R)

　　反饋計數器(N)

　　鑒頻鑒相器(PFD)

　　頻率合成器的核心是鑒相器，也稱(chēng)鑒頻鑒相器。 在鑒相器中，將比較參考頻率信號與從VCO輸出端反饋回來(lái)的信號，結果得到的誤差信號用于驅動(dòng)環(huán)路濾波器和VCO。 在數字PLL (DPLL)中，鑒相器或鑒頻鑒相器是一個(gè)邏輯元件。三種最常用的實(shí)現方法為：

　　異或(EXOR)柵極

　　J-K觸發(fā)器

　　數字鑒頻鑒相器

　　這里，我們只考慮PFD，這也是ADF4110和ADF4210頻率合成器系列中使用的元件，因為與EXOR柵極和J-K觸發(fā)器不同，處于解鎖狀態(tài)時(shí)，其輸出為頻差以及兩個(gè)輸入間相差的函數。

　　圖1所示為PFD的一種實(shí)現方案，該類(lèi)器件基本上由兩個(gè)D型觸發(fā)器組成。 一路Q(chēng)輸出使能正電流源，另一路Q(chēng)輸出則使能負電流源。 假設本設計中D型觸發(fā)器由正邊沿觸發(fā)，則狀態(tài)為(Q1, Q2)：

　　11—兩個(gè)輸出均為高電平，由反饋至觸發(fā)器上CLR引腳的AND柵極(U3)禁用。

　　00—P1和N1均關(guān)閉，輸出OUT實(shí)際處于高阻抗狀態(tài)。

　　10—P1開(kāi)啟，N1關(guān)閉，輸出位于V+。

　　01—P1關(guān)閉，N1開(kāi)啟，輸出位于V–。

　　圖1. 運用D型觸發(fā)器的典型PFD。

　　現在考慮系統失鎖且+IN處的頻率遠高于–IN處的頻率時(shí)電路的性能表現，如圖2所示。

　　圖2. PFD波形(鎖頻和鎖相均解除)。

　　由于+IN處的頻率遠高于–IN處的頻率，因此輸出多數時(shí)間處于高電平狀態(tài)。 +IN上的第一個(gè)上升沿會(huì )發(fā)送輸出高電平，并且這種情況會(huì )一直持續到–IN上出現第一個(gè)上升沿。在實(shí)際的系統中，這就意味著(zhù)輸出及VCO的輸入會(huì )被進(jìn)一步拉高，進(jìn)而造成–IN處的頻率增加。這恰恰是期望達到的效果。

　　如果+IN處的頻率遠低于–IN處的，則會(huì )出現相反效果。 OUT處的輸出多數時(shí)間處于低電平狀態(tài)。 這會(huì )在負方向上驅動(dòng)VCO，并再次使得–IN處的頻率更加接近+IN處的頻率，從而達到鎖定條件。 圖3顯示了輸入處于鎖頻和接近鎖相條件時(shí)的波形。

　　圖3. PFD波形(鎖頻，但相位鎖定解除)。

　　由于+IN領(lǐng)先于–IN，因此輸出為一系列正電流脈沖。 這些脈沖往往會(huì )驅動(dòng)VCO，使得–IN信號變得與+IN信號相位對齊。

　　發(fā)生這種情況時(shí)，如果U3和U1及U2的CLR輸入端之間沒(méi)有任何延遲元件，那么輸出可能會(huì )進(jìn)入高阻抗模式，從而既不會(huì )生成正電流脈沖，也不會(huì )生成負電流脈沖。 這并不是一種很好的狀況。 VCO會(huì )發(fā)生漂移，直到造成顯著(zhù)的相位誤差并再次開(kāi)始生成正電流脈沖或負電流脈沖。 這種循環(huán)會(huì )持續相當長(cháng)的一段時(shí)間，其影響是電荷泵的輸出會(huì )被某個(gè)信號(PFD輸入參考頻率的次諧波)調制。 由于這可能是一種低頻信號，因此無(wú)法通過(guò)環(huán)路濾波器進(jìn)行衰減，從而會(huì )導致VCO輸出頻譜中出現非常明顯的雜散，該現象稱(chēng)為“間隙”效應。 通過(guò)在U3的輸出端和U1及U2的CLR輸入端之間添加延遲元件，可以確保不會(huì )發(fā)生這種情況。 添加延遲元件后，即使+IN和–IN相位完全對齊時(shí)，電荷泵輸出端仍會(huì )生成電流脈沖。 該延遲的持續時(shí)間等于在U3輸出處插入的延遲，稱(chēng)為反沖防回差脈沖寬度。

　　參考計數器

　　在傳統的整數N分頻頻率合成器中，輸出頻率的分辨率由施加于鑒相器的參考頻率決定。 因此，舉例來(lái)說(shuō)，如果需要200 kHz間距(如GSM電話(huà)中)，那么參考頻率必須為200 kHz。 但是，獲取穩定的200 kHz頻率源并不容易。 一種合理的做法是采用基于晶振的良好高頻源并對其進(jìn)行分頻。 例如，從10 MHz頻率基準開(kāi)始并進(jìn)行50分頻，就可以得到所需的頻率間隔。這種方法如圖4所示。

　　圖4 在PLL頻率合成器中使用參考計數器。

　　反饋計數器N

　　N計數器也稱(chēng)為N分頻器，是用于設置PLL中輸入頻率和輸出頻率之間關(guān)系的可編程元件。 N計數器的復雜性逐年增長(cháng)。 除簡(jiǎn)單的N計數器之外，經(jīng)過(guò)發(fā)展，后來(lái)還包括“預分頻器”，后者可具有“雙?！?。

　　這種結構已經(jīng)發(fā)展成為下列情況下固有問(wèn)題的一種解決方案：需要超高頻輸出時(shí)使用基本N分頻結構來(lái)反饋至鑒相器。 例如，我們假設需要一個(gè)間距為10 Hz的900 MHz輸出。 可以使用10 MHz參考頻率并將R分頻器設為1000。然后，反饋中的N值必須為90,000。這意味著(zhù)，至少需要一個(gè)能夠處理900 MHz輸入頻率的17位計數器。

　　為處理此范圍，需要考慮在可編程計數器之前加上一個(gè)固定計數器元件，以便將超高輸入頻率拉低至標準CMOS的工作頻率范圍內。 該計數器稱(chēng)為預分頻器，如圖5所示。

　　然而，使用標準的預分頻器會(huì )導致其他并發(fā)癥。 現在，系統分辨率降低(F1 × P)。 可通過(guò)使用雙模預分頻器來(lái)解決這個(gè)問(wèn)題(圖6)。 這種方法可以享有標準預分頻器種種優(yōu)勢，又不會(huì )犧牲系統分辨率。 雙模預分頻器是一種可通過(guò)外部控制信號將分頻比從一個(gè)值切換為另一個(gè)值的計數器， 通過(guò)使用帶有A和B計數器的雙模預分頻器，仍可以保持F1的輸出分辨率。 不過(guò)，必須滿(mǎn)足下列條件：

　　圖5. 基本預分頻器。

　　圖6. 雙模預分頻器。

　　1.如果兩個(gè)計數器未超時(shí)，其輸出信號都為高電平。

　　2.當B計數器超時(shí)時(shí)，其輸出變?yōu)榈碗娖?，并立即將兩個(gè)計數器加載至其預設值。

　　3.加載到B計數器的值必須始終大于加載到A計數器的值。

　　假設B計數器剛發(fā)生超時(shí)并且兩個(gè)計數器均已經(jīng)重新加載值A和B。我們來(lái)看看再次達到相同狀態(tài)所需的VCO周期數。

　　只要A計數器未超時(shí)，預分頻器即會(huì )以P + 1進(jìn)行分頻。因此，每次預分頻器計數達到(P + 1)個(gè)VCO周期時(shí)，A和B計數器都會(huì )遞減1。 這意味著(zhù)，A計數器會(huì )在((P + 1) × A)個(gè)VCO周期后超時(shí)。 然后，預分頻器會(huì )切換至P分頻。也可以說(shuō)，此時(shí)B計數器還有(B – A)個(gè)周期才會(huì )超時(shí)。 所需時(shí)間為： ((B – A) × P)。 現在，系統會(huì )返回到剛開(kāi)始的初始條件。

　　所需的VCO周期總數為：

　　N = (A × (P + 1)) + ((B – A) × P)

　　N = (A × (P + 1)) + ((B – A) × P)

　　= AP + A + BP – AP

　　= AP + A + BP – AP

　　= A + BP

　　= A + BP