基于FPGA的掃頻信號源的研究與設計

2.2 相位累加器的設計

相位累加器由加法器和寄存器構成。加法器完成加法，寄存器將加法器的結果加以保存作為下一次相加用，周而復始直到加法器出現溢出。

在研究過(guò)程中，取相位累加器的輸出位數是32位，而對于“一次多位”的加法器來(lái)講，最長(cháng)的延遲來(lái)自進(jìn)位的脈沖通過(guò)所有階段的時(shí)候。目前已經(jīng)采取了許多技術(shù)來(lái)縮短這一進(jìn)位延遲，由于在老一代FPGA中沒(méi)有提供內部快速進(jìn)位邏輯，可以通過(guò)跳躍進(jìn)位、先行進(jìn)位和進(jìn)位選擇加法器來(lái)提高加法運算的速度，但是在現代FPGA系列中都具有特別快的“脈沖進(jìn)位邏輯”，所以本設計采用進(jìn)位流水線(xiàn)技術(shù)，這樣不但提高了累加器的運算速度，而且降低了設計復雜度。流水線(xiàn)技術(shù)是將一個(gè)算術(shù)操作分解成一些基本操作以達到提高工作速度的一種技術(shù)，因此流水線(xiàn)加法器可以作為提高加法器速度的首選。本設計將32位累加器分成4條流水線(xiàn)，每條流水線(xiàn)完成8位的加法運算，流水線(xiàn)的進(jìn)位進(jìn)行級聯(lián)。采用流水線(xiàn)結構可以提高器件的運算速度。

由于頻率控制字只在頻率控制字更新后的前4個(gè)周期變化，以后各個(gè)周期不再變化?；谶@種情況，可以對累加器進(jìn)行改進(jìn)，從而節省部分存儲器。改進(jìn)的流水線(xiàn)的結構圖及在FPGA中綜合結果如圖2所示。

當頻率控制字開(kāi)始變化時(shí)，DDS控制器發(fā)送控制信號Start，開(kāi)始輸出控制信號，第一個(gè)時(shí)鐘上升沿到來(lái)，將clk1置高，頻率控制字FSW的低8位寫(xiě)入第一級流水線(xiàn)的寄存器，第二個(gè)時(shí)鐘上升沿到來(lái)，寫(xiě)入FSW的次低8位，以此類(lèi)推，第四個(gè)時(shí)鐘周期上升沿到來(lái)，完成數據輸入。在以后的周期內，這些數據將保持不變，直至下一次數據刷新。所以，此流水線(xiàn)設計不僅提高了速度，而且相對減少了寄存器的數量。在EP2C20中實(shí)現累加器，采用流水線(xiàn)累加器與傳統的累加器速度和資源比較如表1所示。

仿真結果表明，采用進(jìn)位級聯(lián)的流水線(xiàn)技術(shù)，既能保證較高的資源利用率，又大幅度提高了系統性能和速度。

2.3 ROM壓縮算法

在設計中為節省ROM的空間，盡量節省芯片資源，通常累加器的寄存器輸出只有其高K位被用于頻率合成，其余的較低的N-K位則舍棄不用，這就是所謂的相位截斷。在實(shí)際應用中，還希望進(jìn)一步節約ROM的占用，而ROM壓縮最簡(jiǎn)單的方法是利用正弦信號的對稱(chēng)性，利用一個(gè)象限的信號通過(guò)地址變換來(lái)表示全部的正弦信號。