混合信號FPGA的智能型驗證流程

　　為了因應市場(chǎng)對于較高性能、較小的系統尺寸及降低成本和電源的需求，系統設計者正將較高層級的混合信號功能整合在他們的系統單芯片（SoC）設計中。隨著(zhù)這些SoC設計上的混合信號組件數量增加了，基本的功能驗證對于硅初期能否成功也愈來(lái)愈重要。FPGA在系統整合難題上加入了一個(gè)新特點(diǎn)，改善了系統整合面，如整體的系統成本、可靠性、可組態(tài)性、上市時(shí)間等。在核心上，此新范例－可編程系統單芯片（programmable system chip, PSC）整合FPGA電閘，內嵌快閃和模擬功能在單一的可程序化組件中，提供了具真正程序能力的理想低成本路徑，而且系統設計者可以用來(lái)快速地設計和研發(fā)復雜的混合信號系統。

　　關(guān)鍵準則

　　如業(yè)界分析師所言，FPGA正成為現代高度整合的SoC系統選擇的工具。原因很明顯。由于硅架構是預先組裝的，因此沒(méi)有NRE成本，且任何可能影響產(chǎn)品性能或裝置可靠度的制程變化都應已解決。芯片整體作業(yè)中大部分的復雜度（包括寄生RLC對時(shí)序的影響等）特性都已完整調整，且規格上的數據已考慮到這些。因此所有的驗證循環(huán)都可以致力于設計的適當功能性上。下一個(gè)需要的是可以盡量減少特征化和強化設計功能性目標時(shí)間的驗證方法。此項減少是透過(guò)組合智能型模型（抽出不會(huì )影響整體系統行為的較不重要細節）將所產(chǎn)生的模型置入已完全了解的流程中。

　　復雜度增加

　　現場(chǎng)可程序化是系統整合全新的一面。此新的整合層級較深入且有以下幾個(gè)優(yōu)點(diǎn)：系統設計者可移除系統的許多組件而將該功能整合在單一PSB中，大幅簡(jiǎn)化系統設計；組件大幅減少就會(huì )有明顯小許多的尺寸；且微控制器核心的整合會(huì )免除主處理器的周邊任務(wù)，降低系統處理的工作量要求。

　　新一代的PSC是第一個(gè)如此進(jìn)入可程序化邏輯市場(chǎng)的代表。它是第一個(gè)以FPGA提供的硬件可重組態(tài)性的基本好處結合閃存、混合信號功能性以及微控制器技術(shù)。日益復雜的內容開(kāi)啟了更小的整合裝置之許多可能，但FPGA設計者也立即有了額外的挑戰，其中一項就是對付混合信號設計的復雜性。很少FPGA設計者有機會(huì )在這些領(lǐng)域中取得深刻的經(jīng)驗，因此什么是管理這些計劃的復雜度并確保它們第一次就成功的方法呢？

　　此一跨范圍的專(zhuān)業(yè)技術(shù)必須包裹在工具流程中。工具必須做得夠聰明來(lái)管理重要細節（如接口、組態(tài)和初始化需求）以便連結不同的組件并放在同一作業(yè)中。理想上此新系統功能性的復雜設計內容匯集基本上和傳統工具流程完全一樣的工具流程。

　　智能型流程

　　不僅是ASIC/FPGA設計者對系統／模擬設計的實(shí)際經(jīng)驗很少，大部分的系統設計者也同樣沒(méi)有數字邏輯的設計經(jīng)驗。因此，日益純熟的設計內容需要智能型的工具流程。這意味著(zhù)工具有智能去組態(tài)和啟動(dòng)不同的系統組件，正確地將它們結合，并將令人卻步的所有跨范圍復雜度驗證任務(wù)弄簡(jiǎn)單給工程師。在這種情況下，他們就必須產(chǎn)生一個(gè)FPGA。從前端（和實(shí)作步驟相反）開(kāi)始，此復雜性就在3個(gè)重要區域中被管理：組件模型、設計實(shí)例（instantiation）以及驗證流程。

　　組件模型

　　當制作以硅為目標的組件模型時(shí)，對于細節組件行為對照驗證系統正確作業(yè)所需的時(shí)間的取舍需謹慎為之。這在PLD架構的模擬組件中尤其重要，依此零件的預先組裝天性即使是已解決的問(wèn)題還是會(huì )被呈現。在最高層級的抽取中，所有的模擬組件都是依據數字組件將嚴格的數字行為規范覆蓋在模擬行為模式上。竅門(mén)是抽出組件的完整行為細節，只留下能決定符合特定設計目標系統所需的功能。在PSC流程方面，依據實(shí)際硅的特征化數據的規格上具有模擬功能的電子特征，如信號整合度、A/D傳輸功能以及耦合效應等。包括輸入預先縮放、差動(dòng)增益、遲滯、A/D控制功能及輸出行動(dòng)等基本的模擬交換行為會(huì )被抽出，并放入適合在數字仿真器中特征化系統層級行為的粗略數字行為模式中。

　　設計實(shí)例

　　此一復雜且純熟系統的設計實(shí)例需要有足夠智能讓設計者快速行動(dòng)的靈活設計產(chǎn)生環(huán)境?；旧洗?，可達目標裝置的邏輯資源所允許的最大值。這些受到自身繪圖組態(tài)器支持的非常靈活資源是可以擷取、組態(tài)、并例舉在設計中的，全都是非常簡(jiǎn)單的pick-and-click動(dòng)作，不需要直接HDL編碼。同時(shí)工具鏈會(huì )創(chuàng )造骨架，將想要的資源互連，并自動(dòng)創(chuàng )造必要的控制機制。
智能的以GUI為基礎的工具是在不需要直接使用者引導的背景下達成這些步驟的。這些工具的焦點(diǎn)都在容易使用，并提供快速的設計發(fā)展。當然它并不排除傳統的 HDL代碼發(fā)展，后者是熟悉HDL的使用者所不可或缺的，他們在計算電閘時(shí)需要最大的最佳化設計，或是需要廣泛的設計客制化。
　　驗證

　　傳統的混合信號ASIC發(fā)展遵循由下而上的方法。它牽涉到兩個(gè)不同的小組：一個(gè)研發(fā)數字部分的寫(xiě)入RTL代碼，而另一個(gè)在晶體管層級實(shí)作模擬電路。在驗證方面，設計者一般使用Verilog-AMS或VHDL-AMS的高層級全芯片仿真以驗證系統層級的行為，如功能、性能和遲滯等。這需要和最終電路關(guān)系密切的模擬行為模式。然而驗證接口層級議題、時(shí)序、信號整合度和電源等晶體管層級的模擬還是需要晶體管層級的模擬。這也可以幫助避免模型和電路之間的不準確性或不當關(guān)聯(lián)。最近幾年出現了新等級的工具，允許混合信號共同仿真環(huán)境在指定的SoC中驗證混合信號組件。

　　在PSC流程中，混合信號仿真是沒(méi)有必要的。對待組件內的模擬功能像開(kāi)架式分離組件一般。就像組件廠(chǎng)商一樣，數據規格所提供的模擬功能電子特征的許多信息依據實(shí)際硅的特征化數據。抽出詳細的模擬行為后所產(chǎn)生的模式在全數字仿真器（如ModelSim等）中，就完全可以達到系統層級的驗證。模擬輸入是以真實(shí)或位向量值呈現在仿真測試基準中，一般是以測試基準工具產(chǎn)生的。

　　有了此層級的抽出，針對混合信號FPGA所提供的基本驗證方法和沿著(zhù)標準處理的數字FPGA基本上是相同的。

　　典型的PSC設計者會(huì )在設計過(guò)程中執行以下步驟：在Libero中產(chǎn)生并整合系統功能區塊；透過(guò)Synplify或Synplify PRO合成設計；利用ModelSim驗證設計；利用Libero Designer將設計編輯在Fusion PSC中以利后端實(shí)作；在ModelSim中利用后批注（back-annotated）時(shí)序再次驗證。

　　此基本流程讓Fusion使用者可以利用經(jīng)證實(shí)的方法，在設計過(guò)程中的任何階段驗證混合信號PSC的系統層級行為，就宛如全數字芯片般簡(jiǎn)單。此流程依據客戶(hù)設計中整合其余數字系統的某個(gè)模擬輸入組合執行仿真系統層級行為必要的工作。

　　SoC發(fā)展概念上需要各式各樣的專(zhuān)業(yè)技術(shù)，包括模擬設計、數字邏輯設計以及系統／結構定義等。隨著(zhù)整合層級的上升，此課題迅速地變得異常復雜，且FPGA發(fā)展常常牽涉到通常沒(méi)有這類(lèi)專(zhuān)業(yè)的一小組邏輯／FPGA設計工程者。