基于A(yíng)SIC設計的手工綜合研究

1 組合邏輯綜合
組合邏輯綜合的功能是對組合邏輯函數的描述形式進(jìn)行一系列轉換和優(yōu)化，求取實(shí)現該邏輯函數性能最佳的組合邏輯結構形式，并生成與邏輯功能描述相等價(jià)的優(yōu)化的邏輯級結構描述。由于行為級描述或寄存器傳輸級描述經(jīng)轉換后所得到的邏輯級的邏輯函數表示通常都是非優(yōu)化的表示，因此就需要使用邏輯優(yōu)化工具對其進(jìn)行綜合和優(yōu)化。
組合邏輯綜合的目標通常有：其一是為了在滿(mǎn)足延遲的約束下將面積最小化；其二是為了提高電路的可測試性。
組合邏輯電路設計是數字電路設計的基礎。相對時(shí)序邏輯電路而言其綜合過(guò)程要簡(jiǎn)單，可參考上面的手工綜合步驟，在這里設計了兩個(gè)電路對ASIC的手工綜合進(jìn)行具體研究。
1．1 單增量加法器(4位)
所謂單增量加法器，就是在二進(jìn)制計算中，行使代碼換算的任務(wù)，即二進(jìn)制計算中若輸出有N值存在，接下來(lái)的數值就是N+1，為了把輸出值從N變?yōu)镹+1就必須做一個(gè)電路。若其Verilog HDL描述語(yǔ)言為：
counter_disp=counter_disp+4'd1；
則綜合步驟為：
(1)列出真值表(略)；
(2)從真值表可以得出其邏輯表達式為：

(3)綜合后的電路圖如圖1所示。