基于CPCI總線(xiàn)的通用FPGA信號處理板的設計

隨著(zhù)雷達信號處理技術(shù)的不斷發(fā)展以及現代國防對雷達技術(shù)的需求，系統對雷達信號處理的要求也越來(lái)越高，需要實(shí)時(shí)處理更加龐大的數據。先進(jìn)的雷達信號處理設備不僅要求性能高、功能多樣化，而且要求信號處理設備的研制、裝備周期短，能保持與國際先進(jìn)水平同步發(fā)展。因此有必要發(fā)展一種可重構、可擴展的通用信號處理系統，能將雷達信號處理模塊化、標準化、通用化。這樣，一方面可以通過(guò)硬件擴展來(lái)適應信號處理規模的變化，另一方面可以通過(guò)靈活的軟件編程來(lái)實(shí)現各種信號方式和各種復雜算法。FPGA在雷達信號處理中比DSP更具有優(yōu)勢，主要體現在以下幾點(diǎn)：(1)專(zhuān)用設計的硬件電路實(shí)現數字信號處理算法可以最大限度地利用其并行性，可以達到比采用DSP處理器串行運算高得多的運算性能，實(shí)時(shí)性更強；(2)一些新型的FPGA可以實(shí)現大量的片內RAM，可以在傳統的DSP系統不能達到的高數據率下實(shí)現數據的傳輸和存儲等操作；(3)功耗更低。文中采用Ahera公司最新、具有最佳性能、最大密度和最低功耗的高端FPGA StratixⅢ設計了基于CPCI總線(xiàn)的通用FPGA信號處理板，并在某雷達系統中進(jìn)行了實(shí)際應用。

1 系統實(shí)現
系統可以同時(shí)對8路模擬信號進(jìn)行處理，也可以同時(shí)對8路數字信號進(jìn)行處理，兩種工作模式通過(guò)外部控制信號來(lái)進(jìn)行自適應選擇，系統框圖，如圖1所示。

選用Altera公司65 nm工藝的高端FGPA產(chǎn)品StratixⅢ系列的EP3SE1 10F1 152C4，StratixⅢ在功耗、性能、易用性和成本等4大方面均有改善，其中可編程功耗技術(shù)能夠在大幅降低功耗的同時(shí)達到高性能要求。與前一代90 nm工藝的Stratix II器件相比，硬件體系結構提升和Quartus II軟件改進(jìn)使StratixⅢ功耗降低了50％，同時(shí)性能提高25％，密度則是前者的兩倍。每一片EP3SE110F1 152C4同時(shí)對兩路信號進(jìn)行實(shí)時(shí)處理，它內含448個(gè)18×18的定點(diǎn)硬件乘法器，85 200個(gè)自適應邏輯單元，以及8 MB的內嵌RAM，如此豐富的硬件資源使得利用FPGA來(lái)實(shí)現雷達信號處理成為了可能，系統硬件總體結構，如圖2所示。

8路模擬信號通過(guò)8路A／D送到FPGA，8路數字信號通過(guò)CPCI接口送到FPGA進(jìn)行信號處理，控制信號通過(guò)CPCI接口送到FPGA。信號處理的結果通過(guò)PCI9054送到CPCI接口，直接在計算機上對數據進(jìn)行分析和處理，通過(guò)CPCI接口把數據送到后端進(jìn)行信號處理，同時(shí)通過(guò)兩路D／A觀(guān)察和分析。