基于CPCI總線(xiàn)的通用FPGA信號處理板的設計
2 通用FPGA信號處理板的在某雷達系統中的應用
2.1 通用信號處理板實(shí)現數字下變頻
數字下變頻是雷達信號處理中的關(guān)鍵技術(shù)之一,通常采用低通濾波法來(lái)實(shí)現數字下變頻,低通濾波法包括正交插值、低通濾波和抽樣3個(gè)部分。數字下變頻的算法框圖,如圖3所示。模擬信號經(jīng)過(guò)A/D正交采樣后分別與余弦模塊和正弦模塊進(jìn)行點(diǎn)乘,實(shí)現正交變換,然后I、Q兩路數據各自經(jīng)過(guò)低通濾波器,最后抽樣輸出。
圖4為數字下變頻算法的FPGA實(shí)現框圖,主要分為3模塊:數據轉換模塊、FIR模塊和抽樣模塊,其中數據轉換模塊實(shí)現乘法運算,當外部數據進(jìn)來(lái)時(shí)根據不同時(shí)刻輸出不同的數據,主要包括原值、原值取反和0。
輸入時(shí)寬帶寬積為1 028的線(xiàn)性調頻信號,系統實(shí)測I路Q(chēng)路波形,如圖5所示。
2.2 通用FPGA信號處理板實(shí)現大時(shí)寬帶寬積數字脈沖壓縮
數字脈沖壓縮(Digital Pulse Compression,DPC)處理是指對雷達接收機接收的雷達回波經(jīng)過(guò)A/D采樣后,對數字信號進(jìn)行脈沖壓縮處理。數字脈沖壓縮的實(shí)現可分為兩種:時(shí)域法和頻域法。時(shí)域處理是指雷達回波序列x(n)與匹配濾波器的系數h(n)做卷積運算。此時(shí)匹配濾波器的輸出為
參與脈沖壓縮的信號和匹配參數都是復數,因而時(shí)域處理是一個(gè)復數卷積過(guò)程,卷積過(guò)程也就是乘一累加(Multiply-Accmulate,MAC)的過(guò)程。
對于脈沖壓縮系統而言,通常需要處理線(xiàn)性調頻信號、非線(xiàn)性調頻信號。對線(xiàn)性調頻和非線(xiàn)性調頻信號,其匹配濾波器系數均可設計成對稱(chēng)形式,通過(guò)使用對稱(chēng)結構的FIR濾波器結構,在數據和系數相乘之前,完成數據的相加,乘法的運算量減少N/2次,大大節省了乘法器資源。結構框圖,如圖6所示。
由于FPGA中乘法器資源非常寶貴,為了提高乘法器資源的利用率,采用時(shí)分復用的方法,考慮只用一個(gè)乘法器,對其進(jìn)行時(shí)分復用。在不需要較高采樣速率的系統中,這種結構可以做到實(shí)用高的性?xún)r(jià)比。在設計濾波器時(shí),根據實(shí)際情況靈活地選擇乘法器的復用次數Ⅳ和采樣頻率。從上次加法運算結束到這次加法運算開(kāi)始的時(shí)間間隔內,乘法器應完成N次乘法運算,也就是實(shí)現了一次卷積運算,這樣就只需要一個(gè)乘法器,其時(shí)序關(guān)系,如圖7所示。
時(shí)分復用結構框圖,如圖8所示。
根據FPGA的速度等級和數據的采樣頻率,選擇乘法器的復用次數為40。利用StratixⅢ的專(zhuān)用增強型鎖相環(huán)(Enhanced PLL)的倍頻功能,生成一個(gè)40倍采樣頻率的時(shí)鐘作為乘法器的時(shí)鐘,使乘法器在一個(gè)穩定的數據周期內完成40次乘法運算。每40階作為一個(gè)乘累加單元,分別處理,最后對各單元結果求和。每個(gè)單元使用兩個(gè)40選1的選擇器,一個(gè)選擇參與運算的數據,另一個(gè)選擇參與運算的相應匹配系數,數據和系數同時(shí)送到乘法器內,完成運算后,送到累加器中,每完成40次乘法,鎖存累加結果yk(n),各級的yk(n)相加,得到最終的脈壓結果y(n)。通過(guò)時(shí)分復用技術(shù),乘法器的數量只需原來(lái)的1/40。
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