基于FPGA的人工神經(jīng)網(wǎng)絡(luò )系統的實(shí)現方法

使用3輸入的乘法器計算△w02，4輸入的乘法器計算△w2．5輸入的乘法器計算△w01，6輸入的乘法器計算△w1，這樣并行計算△w02、△w2、△wO1、△w1。
3．2．3 系統控制模塊的設計
該系統控制模塊由一個(gè)計數器組成，計數器的輸入信號有：時(shí)鐘信號、啟動(dòng)運算信號start、最大訓練次數maxcount、誤差信號e、 誤差容限eps，樣本數目；輸出信號有：前向傳輸控制信號enl，求誤差控制信號en2、反向傳輸控制信號en3、權值調整控制信號en4、權值讀寫(xiě)信號 en5、讀樣本地址信號，訓練次數count。
3．3 基于FPGA的芯片和仿真軟件選型
芯片選型要考慮的因素有：硬件資源，例如LE個(gè)數、PLL個(gè)數、RAM個(gè)數；核心及外設電壓標準、功耗；軟件工具的功能對VHDL語(yǔ)言的支持；市場(chǎng)上專(zhuān)業(yè)開(kāi)發(fā)板的支持。
本系統設計采用Altera公司Cyclonell系列的EP2C20Q240C8型FPGA。器件EP2C20Q240C8片內資源豐富，邏輯單元共18752個(gè)，最大用戶(hù)輸入輸出引腳為142個(gè)，器件EP2C20Q240C8還內嵌RAM，共208 KB，包含4個(gè)PLL，同時(shí)支持Nios軟核處理器。EP2C20Q240C8型FPGA的核心電壓是1．2 V，I／O電壓是3．3 V。而綜合軟件則使用Altera公司的QuallusⅡ6.1。

4 實(shí)驗驗證
將該BP網(wǎng)絡(luò )用來(lái)實(shí)現函數逼近，取網(wǎng)絡(luò )為l-5-l(輸入、輸出層神經(jīng)元數為1，隱層神經(jīng)元數為5)，本系統測試了很多函數，現將其中2例測試結果列出， 如圖4所示，(圖中實(shí)線(xiàn)為目標曲線(xiàn)，+線(xiàn)為逼近曲線(xiàn))。由測試結果可以看出，對于函數中比較平坦的地方，該系統擬合結果不太理想，對于不同的網(wǎng)絡(luò )結構，網(wǎng) 絡(luò )模型的誤差或性能和泛化能力也不一樣，一般地，隨著(zhù)網(wǎng)絡(luò )結構的變大，誤差變小。通常，在隱層節點(diǎn)數增加的過(guò)程中，網(wǎng)絡(luò )誤差會(huì )出現迅速減小然后趨于穩定的 一個(gè)階段，因此，合理的隱層節點(diǎn)數應取誤差迅速減小后基本穩定時(shí)的隱層節點(diǎn)數。合理網(wǎng)絡(luò )模型是必須在具有合理隱層節點(diǎn)數、訓練時(shí)沒(méi)有發(fā)生“過(guò)擬合”現象、 求得全局極小點(diǎn)和同時(shí)考慮網(wǎng)絡(luò )結構復雜程度和誤差大小的綜合結果。設計合理的BP網(wǎng)絡(luò )模型的過(guò)程是一個(gè)不斷調整參數的過(guò)程，也是一個(gè)不斷對比結果的過(guò)程， 比較復雜且有時(shí)還帶有經(jīng)驗性。
例l：待測函數y=x2，測試結果如圖4所示。

例2：待測函數，測試結果如圖5所示。

5 結論
以BP網(wǎng)絡(luò )為例提出了神經(jīng)網(wǎng)絡(luò )硬件實(shí)現方法。應該說(shuō)明的是：這種方法并非只適合于BP網(wǎng)絡(luò )，由于神經(jīng)網(wǎng)絡(luò )都具有大規模并行的簡(jiǎn)單運算的特點(diǎn)，所以可以將此方法推廣至更多類(lèi)型的神經(jīng)網(wǎng)絡(luò )。
本系統在參考前人工作的基礎上，綜合考慮了各種因素，用VHDL硬件描述語(yǔ)言設計并實(shí)現了該系統，從測試結果來(lái)看，本文所設計的BP神經(jīng)網(wǎng)絡(luò )不但達到了一 定的數據精度，也能滿(mǎn)足一般場(chǎng)合下的速度處理要求。此嘗試的成功將改變人工神經(jīng)網(wǎng)絡(luò )的研究局限于算法和應用等領(lǐng)域的現狀，也必將極大促進(jìn)神經(jīng)網(wǎng)絡(luò )研究的進(jìn) 一步發(fā)展，這也將推動(dòng)神經(jīng)網(wǎng)絡(luò )硬件在相關(guān)應用領(lǐng)域中的實(shí)用化。