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使用Virtex-5 FPGA實(shí)現LTE仿真器
作者：
時(shí)間：2010-12-16
來(lái)源：網(wǎng)絡(luò )
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中頻數據隨后進(jìn)入下行鏈路FPGA，由該FPGA將其轉換為基帶并進(jìn)行過(guò)濾。即便芯片速率保持在245.76MHz，多相抽取濾波器仍能以30.72MHz的符號率進(jìn)行奈奎斯特FIR濾波、頻譜鏡像抑制和數據率降低等操作。
FPGA輸入數據流看上去像數據流，而非一系列的OFDM符號。同步函數對數據流進(jìn)行適當的切分，從而描繪出OFDM符號。（要實(shí)現這一點(diǎn)，同步線(xiàn)路必須使用多個(gè)相關(guān)器在深度抽取的輸入數據中檢測出Zadoff-Chu主同步信號，隨即才能獲取OFDM符號。）最后，在刪除循環(huán)前綴后，以FFT轉換獲得的最終數據則通過(guò)EMIF接口傳遞到另一個(gè)DSP。下行鏈路包含兩個(gè)以串行RapidIO接口連接在一起的DSP。這兩個(gè)DSP的作用是進(jìn)行頻率校正、信道估計、均衡和MIMO解碼。然后由這兩個(gè)DSP在MAC層互連之前，進(jìn)行數據通道和控制通道抽取、Viterbi和Turbo解碼、去交織和解擾。
在上行鏈路側，由第三個(gè)FPGA負責上行鏈路和下行鏈路FPGA之間的回送測試，確保SDR模板符合CPRI/OBSAI標準。
我們的設計小組廣泛使用賽靈思Core GeneratorTM IP核來(lái)生成濾波器、DDS、FFT、Block RMA、FIFO 和MACC功能，把DSP48E和DCM用于設計中的時(shí)鐘去歪斜部分。這種大規模例化方法在縮短開(kāi)發(fā)時(shí)間的同時(shí)，還能夠提供緊湊設計方案。圖3為“上行鏈路FPGA”實(shí)現反向FFT、循環(huán)前綴插入、濾波、IF上變頻轉換以及其他時(shí)分雙工和PRACH處理所需的操作。該系統將同一信號發(fā)送至兩個(gè)DAC以備冗余。
因為這個(gè)項目的市場(chǎng)投放時(shí)間要求非常緊迫，我們對其功能劃分進(jìn)行了精心分析。FPGA應該容納甚至更多的LTE功能，不過(guò)我們的設計目標在于尋求系統中FPGA與DSP部分間的平衡。
FPGA設計策略
該項目的市場(chǎng)投放時(shí)間要求非常緊迫，因此我們對FPGA和DSP之間的功能劃分進(jìn)行了精心的分析。值得注意的是，FPGA應能夠支持更多的LTE功能，不過(guò)我們的設計目標之一是尋求系統中FPGA與DSP部分間的平衡。
圖3 “上行鏈路FPGA”
FPGA時(shí)鐘頻率是設計中較為困難的一環(huán)。在像調制系統這樣的大型設計中采用245.76MHz的時(shí)鐘速率是項艱巨的任務(wù)。我們設計小組需要考慮許多問(wèn)題，比如功耗、設計約束、布局布線(xiàn)等。盡管如此，由于ISE®設計套件可提供各個(gè)設計迭代的穩定高質(zhì)量結果，過(guò)采樣因子（FPGA時(shí)鐘頻率與OFDM符號頻率之比）為8，能夠讓諸如濾波器和FFT轉換這樣的設計項目在盡量少的條件下滿(mǎn)足所需的LTE功能。ISE軟件也幫助我們實(shí)現了合適的同步電路面積。我們設計的關(guān)鍵在于在上行鏈路中采用射頻卡架構（而非存在I/Q不平衡缺點(diǎn)的直接轉換法）來(lái)接收來(lái)自中頻的FPGA數據。通過(guò)使用賽靈思直接數字頻率合成器(direct digital synthesizer)，18位正弦/余弦波可用作復雜調制工作的理想載波，并可用在傳輸無(wú)線(xiàn)電信號上測得的誤差矢量幅度予以確認。由于采用了賽靈思Virtex-5 FPGA和TI的DSP技術(shù)，LSU UeSIM LTE仿真器已經(jīng)成為蜂窩網(wǎng)絡(luò )最先進(jìn)的載荷-應力解決方案測試設備，能為SDR系統提供強大、靈活和可擴展的解決方案。
圖4為前端“下行鏈路FPGA”進(jìn)行IF下變頻轉換、多相抽取濾波、同步、循環(huán)前綴刪除和直接FFT等操作。該系統使用了兩個(gè)鏈路來(lái)支持TDD和FDD模式的MIMO操作。
圖4 前端“下行鏈路FPGA”本文引用地址：http://dyxdggzs.com/article/191438.htm
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