基于FPGA+DSP技術(shù)的Bayer格式圖像預處理
加入技術(shù)交流群
3 圖像預處理系統的硬件工作過(guò)程
圖像預處理系統硬件框圖如圖3所示，整個(gè)系統在通電后，先由TMS320DM642通過(guò)I2C向500萬(wàn)像素的CMOS攝像頭發(fā)出控制命令，調整攝像頭輸出的圖像分辨率、焦距等，之后由攝像頭將采集到的圖像數據發(fā)送至FPGA。由于攝像頭輸出的圖像格式為12位的Bayer圖像，而DSP的vp-ort口支持為8位或者16位的RAW采集方式，本項目中采用了更適合于DSP處理的8位數據，所以需要FPGA對采集的圖像數據取高8位以方便DSP獲取圖像數據。FPGA在Frame_Valid和Line_Valid同時(shí)為高電平的時(shí)，在Pixclk的上升沿采樣圖像數據，并將原來(lái)的12位圖像數據取其高8位轉換成8位Bayer圖像數據，然后利用FPGA內部的FD-FIFO模型結構取圖像的3x3矩陣并利用雙線(xiàn)性插值算法將Bayer圖像轉換成24位的RGB圖像格式。除此之外，FPGA還將Bayer圖像數據轉換成了Y亮度信號以達到DSP對運算數據的要求，使得DSP只工作在核心算法上。本文引用地址：http://dyxdggzs.com/article/191433.htm
轉換好的亮度圖像數據由FPGA通過(guò)TMS320DM642的VPort1口發(fā)送至DSP進(jìn)行核心算法處理。為了更好地達到整個(gè)DSP算法處理的實(shí)時(shí)性，DSP采用了BIOS實(shí)時(shí)操作系統。經(jīng)算法處理好的圖像數據由TMS320DM642通過(guò)其VPortO口發(fā)送至FPGA。圖像預處理過(guò)程是在Spartan-3系列的XC3S1500x中進(jìn)行的。FPGA使用的設計方法是HDL設計輸入法，常用的HDL語(yǔ)言有VHDL和VerilogDHL語(yǔ)言，在本系統中使用VHDL語(yǔ)言進(jìn)行硬件設計。
系統采用的是通過(guò)FPGA固件支持高傳輸率USB2．0的CY7C68013芯片，采用Slave_FIFO模式接收FPGA輸出的圖像數據，再通過(guò)USB口輸送給上位機。如圖4所示，圖4(a)為RAW圖像，即每個(gè)像素點(diǎn)只含有單一顏色分量的Bayer格式圖像，圖4(b)為系統處理后的RGB格式的亮度信號圖像。
4 結論
可見(jiàn)，本文所提出的基于FPGA+DSP的圖像處理系統，能在FPGA硬件設備中高速、高質(zhì)量地對CMOS傳感器采集的Bayer圖像進(jìn)行預處理，為DSP數字信號處理器進(jìn)行核心算法減少運算量，提高整個(gè)圖像處理的實(shí)時(shí)性，縮短了開(kāi)發(fā)周期，并且這種FPGA+DSP的組合模式也可以推廣到處理各種數字視頻信號。
評論