基于FPGA的高速數據采集系統設計
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在數據加載期間本系統應用DMA傳輸控制方式，即：每當FIFO的半滿(mǎn)標志信號HF產(chǎn)生一次有效的電平時(shí)，處理器就啟動(dòng)一次中斷，在中斷程序中，處理器將完成對Nandflash寫(xiě)命令和地址，以及DMA控制器的啟動(dòng)。一旦DMA控制器啟動(dòng)，處理器就將轉入后臺進(jìn)行有效地址的運算等而不參與數據傳輸過(guò)程，整個(gè)數據從FIFO到Nandilash存儲器的傳輸過(guò)程是由FPGA內部編寫(xiě)的DMA控制器控制完成。啟動(dòng)一次DMA控制器傳輸一頁(yè)2048個(gè)字節的數據，一次中斷將完成16K字節的傳輸。應用DMA傳輸的時(shí)序示波器波形圖如圖4所示：第0，1，2，3通道是FIFO的讀數據時(shí)序波形，第4通道是Nandflash的寫(xiě)時(shí)序波形。一次DMA傳輸完成后，則處理器還要判斷當前頁(yè)是否為最后一頁(yè)第64頁(yè)，若不是最后一頁(yè)第64頁(yè)，則頁(yè)地址加1，繼續進(jìn)行DMA傳輸采樣數據操作。如果當前頁(yè)為最后一頁(yè)第64頁(yè)，則判斷當前塊是否為本文件的最后一塊，若不是最后塊，則塊地址加1，再跟無(wú)效塊表對照判斷此塊是否為有效塊，若是則頁(yè)地址置0，繼續進(jìn)行DMA傳輸采樣數據操作；若當前塊已是本文件的最后一塊，則本文件的采集數據操作完成即本次采集完成。本文引用地址：http://dyxdggzs.com/article/191012.htm
4 結論
試驗結果表明，采集系統性能穩定，采集速度能保持在10 Mb／s以上，符合設計要求。該系統對選用低成本、高速、可靠性采集的硬件設計具有實(shí)用價(jià)值。
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