基于FPGA的存儲測試系統的設計

摘要：針對某些特殊的測試試驗要求測試系統高性能、微體積、低功耗，在存儲測試理論基礎上，進(jìn)行了動(dòng)態(tài)存儲測試系統的FPGA設計。介紹了該系統的組成，對控制模塊進(jìn)行了詳細設計。針對測試環(huán)境的多樣性設計了采樣策略，能對頻率多變的信號進(jìn)行實(shí)時(shí)記錄。通過(guò)實(shí)驗驗證了設計的正確性，證實(shí)了所設計的采樣策略對多種變化規律的信號采集具有通用性，擴展了系統的應用范圍。
關(guān)鍵詞：FPGA；存儲測試；采樣策略；變頻采樣

0 引言
動(dòng)態(tài)測試技術(shù)是以捕捉和處理各種動(dòng)態(tài)信息為目的的一門(mén)綜合技術(shù)，它在當代科學(xué)技術(shù)中地位十分重要，在航天航空、儀器儀表、交通運輸、軍事、醫療等研究中均應用廣泛。常用的測試方法有遙測與存儲測試，與無(wú)線(xiàn)電遙測儀相比，存儲測試儀結構更為簡(jiǎn)單、無(wú)需發(fā)送天線(xiàn)、體積小、功耗低。存儲測試技術(shù)是對被測對象沒(méi)有影響或影響在允許范圍的條件下，在被測體內放置微型數據采集存儲測試儀，現場(chǎng)實(shí)
時(shí)完成信號的快速采集和存儲，事后回收，由計算機處理和再現測試信息同時(shí)保證測試儀器完好的一種動(dòng)態(tài)測試技術(shù)。由于存儲測試對測試結果影響較小，測試數據準確可靠，已經(jīng)漸漸成為測試動(dòng)態(tài)參數的重要手段。

1 系統整體設計
測試信號通過(guò)傳感器輸入測試電路中進(jìn)行處理并存儲，隨后通過(guò)接口電路輸入到計算機中。測試參數限于一定范圍，測試通道數為4通道，最大采樣頻率為1 MHz，最大存儲容量為512 kW。本設計選用Altera公司推出的CycloneⅡ系列的EP2C5T144I8芯片。該芯片具有4608個(gè)邏輯單元，26塊M4K RAM塊，13個(gè)嵌入式乘法器，2個(gè)鎖相環(huán)，用戶(hù)I／O引腳數目有89，可以滿(mǎn)足設計要求，并且有一定余量，方便以后功能的擴展。AD轉換器選用AD公司推出的AD7492，而存儲器選用NanoAmp公司推出的N08L163WC2A，容量為512 k×16 bit。系統的整體框圖如圖1。

FPGA控制模塊實(shí)現對整個(gè)系統的邏輯控制，主要包括：AD控制、存儲器的讀寫(xiě)、時(shí)鐘產(chǎn)生、負延遲計數及觸發(fā)模塊等。其中時(shí)鐘模塊為系統各芯片提供工作時(shí)鐘，并產(chǎn)生適合不同環(huán)境的采樣時(shí)鐘信號。負延遲模塊是為確保記錄信號的完整性，不致于把觸發(fā)信號以前的數據丟失。本設計負延遲為8 kW，負延遲計數器記滿(mǎn)(512-8)kW后停止計數，采樣結束。觸發(fā)模塊主要是對系統由一個(gè)環(huán)境進(jìn)入另一個(gè)環(huán)境的方式進(jìn)行控制。觸發(fā)方式包括外觸發(fā)、計數觸發(fā)、比較觸發(fā)。計數觸發(fā)是對采樣點(diǎn)數進(jìn)行計數，采樣點(diǎn)數等于預設的計數點(diǎn)數時(shí)，就會(huì )產(chǎn)生觸發(fā)信號。比較觸發(fā)是采樣值與預設值作比較，當采樣值大于或小于預設值時(shí)就會(huì )產(chǎn)生觸發(fā)信號。

2 采樣策略的研究
2．1 變頻采樣的狀態(tài)設計
在一些測試中，例如彈丸在全彈道運動(dòng)過(guò)程中的加速度變化、石油開(kāi)采過(guò)程中射孔時(shí)的壓力變化，被測信號的頻率變化很大，因此僅由信號的最高上限截止頻率確定采樣頻率是不合理的，信號的采樣頻率應該是可變的。因此，需要對被測信號進(jìn)行采樣規律設計，即設計一定的采樣策略，綜合考慮模糊誤差、測量時(shí)間、存儲容量等因素，從而達到最優(yōu)的測試效果。張文棟教授結合存儲測試理論與應用對動(dòng)態(tài)測試的信號存儲過(guò)程提出了四種采樣策略，包括均勻采樣策略、自動(dòng)分段均勻采樣策略、編程分段自適應均勻采樣策略以及自適應采樣策略，這四種采樣策略均適合瞬態(tài)速變信號的存儲記錄。