基于FPGA的存儲測試系統的設計

在存儲測試開(kāi)始之前，通過(guò)軟件編程將采集存儲過(guò)程分為幾個(gè)階段，根據被測信號的變化，每一個(gè)階段的采樣頻率、存儲點(diǎn)數、采樣開(kāi)始時(shí)間會(huì )作自適應的調整。首先接通電源使電路處于復位態(tài)，此時(shí)數字電源VDD為通電、模擬電源VEE為斷電狀態(tài)，系統中只有FPGA控制模塊工作；然后對電路編程設定各個(gè)環(huán)境的采樣頻率，給電路上電，電路進(jìn)入等待觸發(fā)態(tài)，此時(shí)VDD、VEE通電，存儲器、AD轉換器啟動(dòng)，開(kāi)始采樣，地址計數器開(kāi)始工作；觸發(fā)信號TRI1到來(lái)后，進(jìn)入f1采樣態(tài)，系統按編程設定的采樣頻率f1開(kāi)始采樣，負延遲計數器開(kāi)始工作；2環(huán)境觸發(fā)后，系統按照設定的采樣頻率f2進(jìn)行采樣，此時(shí)處于f2采樣態(tài)；3環(huán)境觸發(fā)后，系統按采樣頻率f3采樣，處于f3采樣態(tài)；當負延遲計數器計滿(mǎn)設定值時(shí)，地址計數器和負延遲計數器均停止工作，VEE斷電，系統進(jìn)入等待讀出態(tài)；在讀出數據態(tài)，地址同步推進(jìn)，直到讀完所有的數據。
2．2 變頻采樣的模塊設計
采樣頻率決定了采樣信號的質(zhì)量和數量，采樣頻率太高，會(huì )使采得的信號數量劇增，占用大量的存儲單元，采樣頻率太低的話(huà)，會(huì )使模擬信號的某些信息丟失，恢復出的信號會(huì )出現失真。為了達到最佳效果，必須根據信號的特點(diǎn)選擇合適的采樣頻率。圖3為設計的采樣時(shí)鐘選擇模塊。