基于FPGA的電梯控制系統設計
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系統重啟時(shí)(res=1)，進(jìn)入空閑狀態(tài)(Idle)，空閑狀態(tài)下，輸出信號posit=up=down=open=0，當輸入信號goto為0時(shí)，保持空閑狀態(tài)；當goto信號不為0時(shí)，進(jìn)入上升狀態(tài)(Stop)。當第一層上升信號觸發(fā)時(shí)，進(jìn)入停止狀態(tài)。停止狀態(tài)下，open信號上升沿觸發(fā)電梯開(kāi)門(mén)；up=down =0，posit=goto。在電梯開(kāi)門(mén)延時(shí)期間(dooropen=1)，保持停止狀態(tài)；當電梯門(mén)關(guān)上時(shí)(dooropen=0)，判斷下一站樓層，若大于目前樓層，進(jìn)入上升狀態(tài)，若小于目前樓層，進(jìn)入下降狀態(tài)。上升狀態(tài)下，up=1，updown=01，posit=goto，觸發(fā)電機控制模塊拖拽電機上升。樓層達到信號，使系統進(jìn)入停止狀態(tài)。下降狀態(tài)同理。本模塊接口信號如表2所示。本文引用地址：http://dyxdggzs.com/article/190999.htm
模塊3：電機控制模塊
本模塊輸入信號有：上升觸發(fā)信號(up)、下降觸發(fā)信號(down)、所在樓層(posit)以及下一站樓層(goto)，輸出信號：4個(gè)位不同相位的電機驅動(dòng)信號。模塊由升降信號觸發(fā)，經(jīng)電機狀態(tài)控制器，產(chǎn)生4個(gè)相位的電機驅動(dòng)信號P[3：0]，輸出至電機驅動(dòng)電路，其頻率決定電機轉動(dòng)，其相位決定電機的轉動(dòng)方向。P[3：0]的各頻率信號由分頻器模塊提供。
模塊4：顯示模塊
本模塊功能用于電梯所在樓層(posit)、電梯運行狀態(tài)(updown)的七段碼顯示或LED顯示。以及超載信號(over)的報警和顯示。
模塊5：門(mén)控模塊
本模塊用來(lái)控制電梯門(mén)狀態(tài)，由輸入門(mén)控信號open信號觸發(fā)開(kāi)門(mén)(doorstat=1)，經(jīng)過(guò)延時(shí)，電梯門(mén)自動(dòng)閉合(doorstat=0)。所超載(over=1)，則電梯門(mén)不合，電梯保持開(kāi)門(mén)狀態(tài)，直到超載信號清除。
模塊6：分頻模塊
分頻模塊用來(lái)對系統時(shí)鐘信號分頻，產(chǎn)生向電機控制模塊提供的各頻率信號。
3 仿真驗證
本設計頂層采用模塊化設計，各模塊采用VerilogHDL硬件描述語(yǔ)言。自頂向下的設計方式，便于程序查錯、升級、改進(jìn)，本設計稍加修改，即可實(shí)現任意樓層電梯控制。對所設計程序進(jìn)行分析、編譯、綜合、布線(xiàn)后產(chǎn)生的電路進(jìn)行功能仿真和時(shí)序仿真，均可獲得符合設計要求的邏輯值。時(shí)序仿真波形如圖4所示。
由圖4可以看出：控制器始終能有效存儲各樓層請求信號，能按照方向優(yōu)先、循環(huán)次序執行各樓層請求。各信號狀態(tài)符合設計要求。信號延時(shí)為10 ns級，在允許范圍內。
本設計硬件實(shí)現采用康芯KX_7CH最小系統版。程序經(jīng)引腳鎖定并編程下載到器件，經(jīng)測試，邏輯完全正確，達到設計要求。
4 結論
基于FPGA的數字電路設計方式在可靠性、體積、成本上的優(yōu)勢是巨大的，它已經(jīng)成為實(shí)現數字電路的主要手段之一。本文設計的四層電梯控制器，稍加改進(jìn)即適合于任意樓層，靈活性強，運行可靠，具有很強的適應性和實(shí)用性。
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