一種多通道時(shí)鐘分頻和觸發(fā)延遲電路的設計

摘要：在EAST分布式中央定時(shí)同步系統中，時(shí)鐘分頻和觸發(fā)延遲電路是分布式節點(diǎn)的核心。為了完成對基準時(shí)鐘信號進(jìn)行多路任意整數倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出，本設計中采用VHDL語(yǔ)言進(jìn)行編程，實(shí)現了多路時(shí)鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數分頻和觸發(fā)延遲的時(shí)間精度，最后在QuartusⅡ9．0軟件上時(shí)設計的波形進(jìn)行分析，驗證了該設計的可行性。
關(guān)鍵詞：EAST；時(shí)鐘分頻；觸發(fā)延時(shí)；FPGA

0 引言
EAST(先進(jìn)實(shí)驗超導托卡馬克)是我國自行設計研制的國際首個(gè)全超導托卡馬克裝置。中央定時(shí)同步系統是EAST托卡馬克裝置的重要組成部分。EAST中央定時(shí)與同步系統為分布廣泛的數據采集系統和其它子系統提供精確的方波時(shí)鐘信號，以及精確的同步觸發(fā)信號，控制各子系統按照預設的時(shí)序流程工作。該系統主要由EAST可視化中央控制臺，時(shí)序信號光纖網(wǎng)，核心模塊，若干個(gè)分布式節點(diǎn)以及外圍隔離驅動(dòng)設備組成，見(jiàn)圖1。核心模塊負責向各分布式節點(diǎn)發(fā)送同步的基準系統時(shí)鐘和系統觸發(fā)信號。分布式節點(diǎn)根據設置對核心模塊發(fā)送的基準時(shí)鐘信號進(jìn)行分頻，得到所需要頻率的時(shí)鐘發(fā)送到子系統。通過(guò)設置的觸發(fā)延遲模件參數可以得到子系統所需要的觸發(fā)時(shí)刻。
目前，進(jìn)行分頻電路設計主要采用定時(shí)器來(lái)實(shí)現，8254計數器所支持的最高時(shí)鐘頻率有限(最高為10 MHz)以及誤差較大也不是理想的實(shí)現方案?？删幊踢壿嬈骷﨔PGA是當今最熱門(mén)的邏輯開(kāi)發(fā)器件之一，它在工作最高頻率、集成度、時(shí)序控制能力上具有無(wú)與倫比的優(yōu)勢。因此選用FPGA芯片來(lái)實(shí)現時(shí)鐘分頻和觸發(fā)延遲電路是當前的主流。在使用FPGA做時(shí)鐘分頻設計時(shí)，文獻設計計數器的時(shí)候用VHDL做了分頻器的設計，但是只討論了偶數的分頻；文獻在運動(dòng)控制系統中使用Verilog描述語(yǔ)言在FPGA環(huán)境下對通用整數分頻器進(jìn)行了設計，但在通用任意整數分頻器中分頻系數的設置稍顯復雜，不利于分布式中央定時(shí)系統，并且主要討論的都是單路輸出；文獻在FPGA上實(shí)現了奇數和偶數的通用分頻器，將半整數，奇數，偶數放在一個(gè)模N計數器里進(jìn)行預置，這樣分頻系數的設定比較方便，但輸出奇數分頻時(shí)鐘信號時(shí)的誤差過(guò)大，達不到分布式定時(shí)同步系統的精度。而對觸發(fā)延遲輸出方面，之前這方面的研究主要采用的是模擬電路實(shí)現的方法，不易進(jìn)行遠程控制和更改。
本文首先介紹中央定時(shí)同步系統的基本組成結構，隨后具體給出了時(shí)鐘分頻和觸發(fā)延遲電路的邏輯設計。利用FPGA芯片來(lái)實(shí)現對輸入基準時(shí)鐘信號進(jìn)行多通道任意整數倍的等占空比分頻輸出，同時(shí)對觸發(fā)脈沖進(jìn)行任意時(shí)刻延遲的多路輸出。本設計主要采用VHDL語(yǔ)言來(lái)設計，利用QuartusⅡ9．0對設計進(jìn)行了仿真分析，結果表明該設計滿(mǎn)足分布式定時(shí)觸發(fā)系統的分頻延遲功能。

1 系統組成
EAST定時(shí)與同步系統主要由一個(gè)核心模塊和多個(gè)分布式節點(diǎn)構成，核心模塊給分布式節點(diǎn)提供一道基準時(shí)鐘信號和一道基準觸發(fā)信號，各分布式節點(diǎn)負責對基準時(shí)鐘和觸發(fā)進(jìn)行分頻和延時(shí)處理，為子系統系統提供它所需要的時(shí)鐘和觸發(fā)?？傮w系統結構如圖1所示。