USB3．0中五分頻電路設計

摘要：基于65nm CMOS工藝，分別采用CML電路和TSPC電路設計并實(shí)現一種新型五分頻電路，適用于USB 3．0物理層中時(shí)鐘頻率的五分頻轉換，且輸出占空比基本滿(mǎn)足50％，仿真結果表明采用CML電路構建的分頻器可穩定工作在8 GHz的輸入時(shí)鐘頻率，此時(shí)功耗為1．9 mW，采用TSPC電路構建的分頻器可穩定工作在10 GHz輸入時(shí)鐘頻率，此時(shí)功耗為0．2 mW，2種分頻電路都滿(mǎn)足USB 3．0規范要求，完全達到預期目標。
關(guān)鍵詞：分頻器；觸發(fā)器；電流模式邏輯；單相位時(shí)鐘邏輯

0 引言
USB 3．0是通用串行總線(xiàn)(Universal Serial Bus)的最新規范，該規范由英特爾等大公司發(fā)起，其最高傳輸速度可達5 Gb／s，并且兼容USB 2．0及以下接口標準。物理層的并串／串并轉換電路是USB 3．0的重要組成部分，在發(fā)送端將經(jīng)過(guò)8 b／10 b編碼的10位并行數據轉換成串行數據并傳輸到驅動(dòng)電路，在接收端將經(jīng)過(guò)CDR(Clock and Data Recovery)恢復出來(lái)的串行數據轉換成10位并行數據。在并串／串并轉換過(guò)程中，同時(shí)存在著(zhù)時(shí)鐘頻率的轉換，若串行數據采用時(shí)鐘上下沿雙沿輸出，則串行數據傳輸頻率降低一半，并行傳輸時(shí)鐘為串行傳輸時(shí)鐘的1／5，即五分頻。
本文設計了基于65 nm工藝的五分頻器，產(chǎn)生一個(gè)占空比為50％的五分頻信號。對該電路的設計不以追求高速度為惟一目標，而是在滿(mǎn)足USB 3．0協(xié)議所要求的頻率范圍基礎上，盡可能的降低功耗。

1 電路原理與結構
采用基于D觸發(fā)器結構的五分頻器邏輯框圖如圖1所示。圖1由3個(gè)D觸發(fā)器和少量邏輯門(mén)構成，采用了同步工作模式，其原理是由吞脈沖計數原理產(chǎn)生2個(gè)占空比不同的五分頻信號A和B，然后對時(shí)鐘信號CLK，A和B進(jìn)行邏輯運算得到占空比為50％的五分頻信號CLK／5，其計數過(guò)程如表1所示，從表1的計數過(guò)程可知，分頻后的時(shí)鐘CLK／5的周期是輸入時(shí)鐘CLK的5倍，由此實(shí)現了五分頻并且其占空比為50％。