一種多通道時(shí)鐘分頻和觸發(fā)延遲電路的設計
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分布式節點(diǎn)是該中央定時(shí)觸發(fā)系統的核心，而時(shí)鐘分頻和觸發(fā)延遲也是分布式節點(diǎn)最重要的任務(wù)。分布式節點(diǎn)主要由微處理器和FPGA組成，外圍由以太網(wǎng)絡(luò )端口，光電轉化模塊等等組成。微處理器接收核心模塊發(fā)送的分頻系數和延遲參數，FPGA主要根據微處理器傳輸來(lái)的參數對輸入的基準時(shí)鐘進(jìn)行相應的分頻，并對核心模塊發(fā)送的主觸發(fā)信號進(jìn)行延遲輸出。時(shí)鐘同步系統分布式節點(diǎn)結構如圖2所示。本文引用地址：http://dyxdggzs.com/article/190787.htm
2 時(shí)鐘分頻設計
對基準時(shí)鐘的整數分頻主要分為等占空比偶數分頻和等占空比奇數分頻，它們的分頻原理也是不同的，必須要分別對待。對于單通道偶數分頻，設計比較簡(jiǎn)單，之前已經(jīng)有很多這方面的研究，在此不再贅述。在本設計中，由于EAST定時(shí)觸發(fā)系統需要多路分頻信號，可以在程序設計的時(shí)候采用VHDL里面的類(lèi)屬參量和元件例化語(yǔ)句，類(lèi)屬參量Generic是一種端口界面常數，常以一種說(shuō)明的形式放在實(shí)體或塊結構體前的說(shuō)明部分。類(lèi)屬參數映射的綜合處理較簡(jiǎn)單，所有的參數配置都通過(guò)Generic map來(lái)傳遞，子模塊內部只需要根據上層模塊指定的參數進(jìn)行綜合即可。整數時(shí)鐘分頻電路需要在一個(gè)程序中可以同時(shí)對基準時(shí)鐘進(jìn)行奇數和偶數分頻，所以在頂層文件中需要聲明元件的語(yǔ)句格式如下：
時(shí)鐘分頻設計的RTL Viewer，即在FPGA中所設計的電路原理圖如圖3所示，所有的計數分頻模塊都采用同樣的基準時(shí)鐘，以保證每路時(shí)序信號能夠完全的同步。
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