一種多通道時(shí)鐘分頻和觸發(fā)延遲電路的設計
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等占空比奇數分頻設計所采用的方法是：假設所需要的分頻系數為n(n為奇數)，首先定義2個(gè)buffer類(lèi)型的信號端口clk1和clk2，在上升沿敏感的情況下，當從0計數到(n-3)／2時(shí)，給clk1賦值1；當從(n-3)／2計數到n-1時(shí)，給clk1賦值0；同樣的，在下降沿敏感的情況下，0到(n-3)／2時(shí)給clk2賦值1，(n-3)／2到n-1時(shí)給clk2賦值0。由于VHDL語(yǔ)言中process里的語(yǔ)句都是并行執行的，所以再將2路信號相或輸出便得到分頻數為n的分頻信號。為了實(shí)現多路的觸發(fā)延時(shí)，和前面所述多路分頻電路一樣，在頂層文件中做個(gè)例化，取各種不同的奇數來(lái)驗證輸出結果。下圖4中clkout1～clkout8分別為2，3，4，5，6，7，8，9次分頻，可以看到所輸出的信號均為同步等占空比的分頻信號。更多路、其他分頻信號的實(shí)現可以稍加修改頂層程序即可。本文引用地址：http://dyxdggzs.com/article/190787.htm
實(shí)驗采用50 MHz晶振，時(shí)鐘周期為20μs。從圖4中可以看出每路分頻信號均為等占空比，由于偶數和奇數分開(kāi)進(jìn)行分頻，因此是對奇數分頻的輸出是很精確的，例如clkout6輸出的7分頻信號里剛好是7個(gè)基準時(shí)鐘周期。系統中在放電前需要設定分頻參數時(shí)，只需要發(fā)送相應的指令改動(dòng)頂層文件中的n值即可。
3 觸發(fā)延遲設計
時(shí)鐘分頻電路是為了使各子系統能夠更好的做到時(shí)序同步，而觸發(fā)延遲電路是對子系統進(jìn)行定時(shí)啟動(dòng)和停止各正在運行的子系統。觸發(fā)延遲模塊主要是將輸入的原始觸發(fā)信號按延時(shí)參數進(jìn)行延時(shí)輸出，為EAST中的數據采集和其它子系統提供精確的同步觸發(fā)信號。本設計采用VHDL中移位寄存器來(lái)實(shí)現觸發(fā)延遲功能。首先定義一個(gè)類(lèi)屬參數delay_count，在頂層設計實(shí)體中可以設置延遲參數。然后在延遲程序模塊的結構體中定義一個(gè)移位寄存器trigger_r(delay_count-1 downto 0)，其中delay_count代表所要延遲的位數。然后每隔一個(gè)時(shí)鐘讓寄存器左移一位，直至將原始觸發(fā)信號放到寄存器trigger_r的最后一位，最后再把它輸出，結果便是延遲了delay_count個(gè)單位時(shí)鐘的觸發(fā)信號了，該移位寄存器的功能語(yǔ)句如下所示：
4路延遲仿真結果如圖5所示。圖中每個(gè)時(shí)鐘周期為20 ns，其中，delclk1是延遲10 ns×10=0．1μs的觸發(fā)信號，delclk2是延遲0．3μs的觸發(fā)信號，delclk3和delclk4分別是延遲0．9μs和1．2 μs的延遲信號。其他任意時(shí)間的延遲都可以這樣方便的實(shí)現，延遲誤差在ns級范圍。
4 結語(yǔ)
本文所使用的時(shí)鐘分頻和觸發(fā)延遲實(shí)現簡(jiǎn)單，充分發(fā)揮了FPGA邏輯器件的高集成度、高速、高可靠性和并行處理能力的優(yōu)勢，方便每次放電時(shí)設定時(shí)鐘和觸發(fā)參數，非常適合EAST分布式中央定時(shí)同步系統中分布式節點(diǎn)的設計。在FPGA上的分頻延時(shí)設計與仿真工作已經(jīng)完成，接下來(lái)的工作就是要把設計文件下載到芯片中，使設計工作賦予實(shí)際。結合FPGA的高效性和嵌入式系統的以太網(wǎng)通信功能，便可以實(shí)現EAST分布式中央定時(shí)同步系統的時(shí)鐘同步和觸發(fā)延遲功能，滿(mǎn)足EAST分布式節點(diǎn)對各子系統的同步觸發(fā)的要求。
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