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基于Nios II處理器的SVPWM IP Core設計

作者： 時(shí)間：2012-03-09 來(lái)源：網(wǎng)絡(luò ) 收藏


2 SVPWM IP Core設計
SVPWM IP Core結構框圖如圖4所示。整個(gè)系統由總線(xiàn)接口、PWM可逆計數、分頻、ROM地址生成、正弦值存儲、時(shí)序控制、乘法器及死區發(fā)生器等模塊構成。

本文引用地址：http://dyxdggzs.com/article/190673.htm

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(1)寄存器組。
寄存器組提供了該IP Core與CPU交換信息的通道。當采用NiosII作為微控制器時(shí)，用戶(hù)可以通過(guò)Avalon總線(xiàn)采用基地址+偏移量的方式訪(fǎng)問(wèn)IP Core內部的6個(gè)寄存器，如表2所示。

g.jpg

關(guān)鍵詞： SVPWM Nios Core IP

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