基于FPGA的交通信號燈控制系統

狀態(tài)轉換如表1所示。

3 系統結構設計
根據要求，系統結構圖設計如圖3所示。時(shí)鐘脈沖由分頻器對晶振脈沖進(jìn)行分頻產(chǎn)生。主控制器接收時(shí)鐘信號，并據此進(jìn)行狀態(tài)轉換，同時(shí)輸出各狀態(tài)的時(shí)間。信號燈控制器根據主控制器產(chǎn)生的狀態(tài)量對主、支干道信號燈進(jìn)行控制。由于主控制器輸出的時(shí)間信號為實(shí)數類(lèi)型，因此還需設計分位器將其轉換為兩組BCD碼分別送至數碼管顯示。

4 VHDL設計實(shí)現
為便于系統實(shí)現，采用VHDL語(yǔ)言對各個(gè)模塊進(jìn)行設計。主控制器為一計數器，輸入信號為秒脈沖，以70為一個(gè)周期，計數到1后，在下一個(gè)時(shí)鐘信號來(lái)到時(shí)，計數器復位，開(kāi)始下一輪計數，如此往復。系統復位信號reset可使計數器從任意狀態(tài)復位至狀態(tài)S0，并重新開(kāi)始計數。下面是主控制器的VHDL文件。其中clk和rst是時(shí)鐘和復位信號，state表示當前狀態(tài)，seg7a、seg7b分別表示主、支干道倒計時(shí)時(shí)間，temp為內置變量。