EDA技術(shù)與FPGA設計應用

3.基于VHDL的FPGA系統行為級設計

具體包括以下重要環(huán)節：設計輸入(Design Entry)、設計綜合(Design Synthesis)、設計約束(Design Constraints)、設計實(shí)現(Design Implement)、設計仿真(Design Simulation)和器件編程(Device Programming)。

設計輸入主要采用HDL(硬件描述語(yǔ)言)、ECS(Engineering Schematic Capture，原理圖編輯器)和FSM(Finite State Machine，有限狀態(tài)機);

設計綜合就是依據邏輯設計描述和約束條件，利用開(kāi)發(fā)工具進(jìn)行優(yōu)化處理，將HDL文件轉變?yōu)橛布娐穼?shí)現方案，其實(shí)質(zhì)就是優(yōu)化設計目標的過(guò)程;

設計約束主要包括設計規則約束、時(shí)間約束、面積約束三種，通常時(shí)間約束的優(yōu)先級高于面積約束;

設計實(shí)現對于FPGA分為編譯規劃、布局布線(xiàn)(PAR，Place And Route)、程序比特流文件產(chǎn)生;對于CPLD則是編譯、配置、比特流文件產(chǎn)生;

設計仿真分為功能仿真和時(shí)序時(shí)延仿真。功能仿真在設計輸入之后、綜合之前進(jìn)行，只進(jìn)行功能驗證，又稱(chēng)為前仿真。時(shí)序時(shí)延仿真在綜合和布局布線(xiàn)之后進(jìn)行，能夠得到目標器件的詳細時(shí)序時(shí)延信息，又稱(chēng)為后仿真;

器件編程是指在功能仿真與時(shí)序時(shí)延仿真正確的前提下，將綜合后形成的位流編程下載到具體的FPGA/CPLD芯片中，又稱(chēng)芯片配置。FPGA/CPLD編程下載通?？墒褂肑TAG編程器、PROM文件格式器和硬件調試器三種方式，其中JTAG(Joint Test Action Group，聯(lián)合測試行動(dòng)組)是工業(yè)標準的IEEE 1149.1邊界掃描測試的訪(fǎng)問(wèn)接口，用作編程功能可省去專(zhuān)用的編程接口，減少系統引出線(xiàn)，有利于各可編程邏輯器件編程接口的統一，因此應用廣泛。

4.FPGA設計優(yōu)化及方案改進(jìn)

在FPGA設計中，必須首先明確HDL源代碼編寫(xiě)非常重要;不同綜合工具包含的綜合子集不同致使有些HDL語(yǔ)句在某些綜合工具中不能綜合;同一邏輯功能可用不同HDL語(yǔ)句進(jìn)行描述，但占用資源卻可能差別很大。同時(shí)應當深刻理解并發(fā)性是硬件描述語(yǔ)言與普通高級語(yǔ)言的根本區別，因而設計硬件電路不能受傳統順序執行思維的束縛。

此外，我們應當清楚速度優(yōu)化與面積優(yōu)化在FPGA設計中占有重要地位。對于大多數數字系統設計而言，速度常常是第一要求，但FPGA結構特性、綜合工具性能、系統電路構成、PCB制版情況及HDL代碼表述都會(huì )對工作速度產(chǎn)生重要影響。我們通過(guò)在電路結構設計中采用流水線(xiàn)設計、寄存器配平、關(guān)鍵路徑法可以進(jìn)行速度優(yōu)化。

(1)流水線(xiàn)設計

流水線(xiàn)(Pipelining)技術(shù)在速度優(yōu)化中相當流行，它能顯著(zhù)提高系統設計的運行速度上限，在現代微處理器、數字信號處理器、MCU單片機、高速數字系統設計中都離不開(kāi)流水線(xiàn)技術(shù)。圖4與圖5是流水線(xiàn)設計的典型圖示，其中圖4未使用流水線(xiàn)設計，圖5采用了2級流水線(xiàn)設計，在設計中將延時(shí)較大的組合邏輯塊切割成兩塊延時(shí)大致相等的組合邏輯塊，并在這兩個(gè)邏輯塊中插入了觸發(fā)器，即滿(mǎn)足以下關(guān)系式：Ta=T1+T2，T1≈T2。通過(guò)分析可知，圖4中Fmax≈1/Ta;圖5中流水線(xiàn)第1級最高工作頻率Fmax1≈1/T1，流水線(xiàn)第2級最高工作頻率Fmax2≈1/T2≈1/T1，總設計最高頻率為Fmax≈Fmax1≈Fmax2≈1/T1，因此圖5設計速度較圖4提升了近一倍。

(2)寄存器配平(Register Balancing)

寄存器配平是通過(guò)配平寄存器之間的組合延時(shí)邏輯塊來(lái)實(shí)現速度優(yōu)化，兩個(gè)組合邏輯塊延時(shí)差別過(guò)大，導致設計總體工作頻率Fmax取決于T1，即最大的延時(shí)模塊，從而使設計整體性能受限。通過(guò)對圖7設計進(jìn)行改進(jìn)，將延時(shí)較大的組合邏輯1的部分邏輯轉移到組合邏輯2中，成為圖8結構，以減小延時(shí)T1，使t1≈t2，且滿(mǎn)足T1+T2=t1+t2。寄存器配平后的圖8結構中Fmax≈1/t1>1/T1，從而提高了設計速度。

(3)關(guān)鍵路徑法

關(guān)鍵路徑是指設計中從輸入到輸出經(jīng)過(guò)的延時(shí)最長(cháng)的邏輯路徑，優(yōu)化關(guān)鍵路徑是提高設計工作速度的有效方法。圖9中Td1>Td2，Td1>Td3，關(guān)鍵路徑為延時(shí)Td1的模塊，由于從輸入到輸出的延時(shí)取決于延時(shí)最長(cháng)路徑，而與其他延時(shí)較小的路徑無(wú)關(guān)，因此減少Td1則能改善輸入到輸出的總延時(shí)。

在優(yōu)化設計過(guò)程中關(guān)鍵路徑法可反復使用，直到不可能減少關(guān)鍵路徑延時(shí)為止。許多EDA開(kāi)發(fā)工具都提供時(shí)序分析器可以幫助找到延時(shí)最長(cháng)的關(guān)鍵路徑，以便設計者改進(jìn)設計。對于結構固定的設計，關(guān)鍵路徑法是進(jìn)行速度優(yōu)化的首選方法，可與其他方法配合使用。

在FPGA設計中，面積優(yōu)化實(shí)質(zhì)上就是資源利用優(yōu)化，面積優(yōu)化有多種實(shí)現方法，諸如資源共享、邏輯優(yōu)化、串行化，其中資源共享使用較多，下面舉例說(shuō)明。

在利用FPGA設計數字系統時(shí)經(jīng)常遇到同一模塊需要反復被調用，例如多位乘法器、快速進(jìn)位加法器等算術(shù)模塊，它們占用芯片資源很多，使系統成本及器件功耗大幅上升，因而使用資源共享技術(shù)能夠顯著(zhù)優(yōu)化資源。圖10和圖11是資源共享的一個(gè)典型實(shí)例，由圖可見(jiàn)使用資源共享技術(shù)節省了一個(gè)多位乘法器，從而達到減少資源消耗、優(yōu)化面積的目的。