EDA技術(shù)與FPGA設計應用

FPGA設計應用及優(yōu)化策略

1.FPGA設計層次分析

FPGA設計包括描述層次及描述領(lǐng)域兩方面內容。通常設計描述分為6個(gè)抽象層次，從高到低依次為：系統層、算法層、寄存器傳輸層、邏輯層、電路層和版圖層。對每一層又分別有三種不同領(lǐng)域的描述：行為域描述、結構域描述和物理域描述。

系統層是系統最高層次的抽象描述，針對于電子系統整體性能。算法層又稱(chēng)為行為層，它是在系統級性能分析和結構劃分后對每個(gè)模塊的功能描述。算法層所描述的功能、行為最終要用數字電路來(lái)實(shí)現。而數字電路本質(zhì)上可視為由寄存器和組合邏輯電路組成，其中寄存器負責信號存儲，組合邏輯電路負責信號傳輸。寄存器傳輸層描述正是從信號存儲、傳輸的角度去描述整個(gè)系統。寄存器和組合邏輯本質(zhì)上是由邏輯門(mén)構成，邏輯層正是從邏輯門(mén)組合及連接角度去描述整個(gè)系統。

FPGA各個(gè)描述層次及綜合技術(shù)關(guān)系如圖1所示。傳統的綜合工具是將寄存器傳輸級(RTL)的描述轉化為門(mén)級描述。隨著(zhù)以行為設計為主要標志的新一代系統設計理論的不斷成熟，能夠將系統行為級描述轉化為RTL描述的高層次綜合技術(shù)不斷涌現。

作為現代集成電路設計的重點(diǎn)與熱點(diǎn)，FPGA設計一般采用自頂向下、由粗到細、逐步求精的方法。設計最頂層是指系統的整體要求，最下層是指具體的邏輯電路實(shí)現。自頂向下是將數字系統的整體逐步分解為各個(gè)子系統和模塊，若子系統規模較大則進(jìn)一步分解為更小的子系統和模塊，層層分解，直至整個(gè)系統中各子模塊關(guān)系合理、便于設計實(shí)現為止。

2.VHDL在FPGA設計中的應用

集成電路設計規模及復雜度不斷增大，用傳統原理圖方法進(jìn)行系統級芯片設計已不能滿(mǎn)足設計要求，而硬件描述語(yǔ)言(HDL，Hardware Description Language)在進(jìn)行大規模數字系統設計時(shí)具有諸多優(yōu)勢，因此利用硬件描述語(yǔ)言進(jìn)行系統行為級設計已成為FPGA與ASIC設計的主流。目前最流行、最具代表性的硬件描述語(yǔ)言是美國國防部(DOD)開(kāi)發(fā)的VHDL(VHSIC Hardware Description Language)和GDA(Gateway Design Automation)公司開(kāi)發(fā)的Verilog HDL。

VHSIC代表Very High Speed Integrated Circuit，因此VHDL即甚高速集成電路硬件描述語(yǔ)言。VHDL語(yǔ)法嚴格，1987年即成為IEEE標準，即IEEE STD 1076-1987，1993年進(jìn)一步修訂成為IEEE STD 1076-1993。

VHDL作為IEEE標準，已得到眾多EDA公司支持，其主要優(yōu)點(diǎn)有：

● 描述能力強，支持系統行為級、寄存器傳輸級和門(mén)級三個(gè)層次設計;

● 可讀性好、移植性強，其源文件既是程序又是文檔，便于復用和交流;

● 支持自頂向下的設計和基于庫(Library-based)的設計;

● 支持同步、異步及隨機電路的設計;

● 與工藝無(wú)關(guān)，生命周期長(cháng)。

VHDL語(yǔ)言主要應用在行為層和寄存器傳輸層，這兩層可充分發(fā)揮出VHDL面向高層的優(yōu)勢。利用VHDL實(shí)現數字電路的實(shí)質(zhì)是利用綜合工具將高層次描述轉化為低層次門(mén)級描述，其中綜合可分為三個(gè)層次：高層次綜合(High-Level Synthesis)、邏輯綜合(Logic Synthesis)和版圖綜合(Layout Synthesis)。