基于FPGA的IRIG-B標準DC code編碼器VHDL設計
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建立一個(gè)編碼器和計數器，在每個(gè)clkin時(shí)鐘到來(lái)時(shí)進(jìn)行計數，判斷time_in的每位碼值和clrin計數值確定輸出脈寬，用上述同步分頻模塊(fenpin_e_clr)VHDL描述的方法實(shí)現輸出直流碼的時(shí)間起點(diǎn)與clr信號同步。
3 FPGA原理電路
IRIG-B碼編碼模塊通過(guò)端口從外部同步接收時(shí)間碼信息和準秒時(shí)刻，時(shí)間信息刷新頻率為1次／s。通過(guò)一個(gè)2位地址端口，一個(gè)10位數據端口，通過(guò)地址片選依次將‘秒’、‘分’、‘時(shí)’、‘天’信息送入不同的寄存器并經(jīng)寄存器送IRIG-B DC碼編碼器的數據輸入端，由B碼
編碼器根據時(shí)鐘生成DC碼發(fā)送。其在FPGA內部實(shí)現電路原理如圖2所示。本文引用地址：http://dyxdggzs.com/article/189622.htm
4 仿真
用QuartusⅡ建立工程文件，編輯上述代碼并進(jìn)行仿真，仿真結果如圖3所示，輸出DC碼的前沿與CLR信號同步，參考標志在連續兩個(gè)位置標示符后開(kāi)始發(fā)送時(shí)間數據，符合IRIG-B碼中直流碼標準要求。
IRIG-B碼是標準時(shí)間碼信號。由數字處理器通過(guò)I／O向數字邏輯電路實(shí)時(shí)刷新當前時(shí)間數據(IRIG-B精確到秒)，FPGA經(jīng)內部邏輯電路產(chǎn)生標準IRIG-B(DC)碼，其時(shí)間的起點(diǎn)與GPS時(shí)間脈沖對齊，并通過(guò)隔離差分驅動(dòng)向遠程提供時(shí)間信息。
5 結論
仿真和實(shí)踐結果均表明，該編碼器可以產(chǎn)生穩定、可靠、連續的IRIG-B DC碼，與秒基準信號精確同步，同步誤差小于1μs，已成功運用到測控設備上。
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