LPI雷達多波形設計分析與實(shí)現

4 軟件設計
實(shí)現非線(xiàn)性調頻信號的方法有階梯形逼近和線(xiàn)性逼近兩種。在同樣的采樣周期下，若用曲線(xiàn)的多項式展開(kāi)擬合理論分析，則線(xiàn)性逼近的誤差為二次項以上的成分，而階梯形逼近的誤差為一次項以上的成分。因此，線(xiàn)性逼近的誤差要比階梯形逼近少得多。這里采用線(xiàn)性逼近的方法。
4．1 階梯形逼近
利用AD9958的基本頻率控制字控制寄存器CTW。及15個(gè)通道控制字寄存器CTW1～CTW15，最多可存儲16個(gè)頻率控制字。該頻率控制字(FTW)與實(shí)際DDS輸出頻率(fo)之間的關(guān)系為：

該DDS將一個(gè)非線(xiàn)性調頻信號進(jìn)行最大16的分段擬合處理，在每段內作單頻率波(single―tone)，并根據需要通過(guò)SPI接口傳遞各寄存器的配置。具體設置可參考AD9958數據手冊中的調制模式(modulation mode)。
4．2 線(xiàn)性逼近法
線(xiàn)性逼近法同樣是將脈沖寬度分段，在每段內作線(xiàn)性調頻。利用段與段的不同線(xiàn)性調頻斜率，實(shí)現非線(xiàn)性擬合。
該方法實(shí)現流程：AD9958復位初始化；DSP通過(guò)SPI接口配置DDS寄存器；采用Matlab產(chǎn)生滿(mǎn)足變化的f(t)特性；將脈寬T分成N段，每段時(shí)間為tcw，T=tcwxN，并在每時(shí)間段內線(xiàn)性調頻步進(jìn)時(shí)間deltat，其步進(jìn)量為deltafn。圖6給出FPGA時(shí)序控制圖。其中，數據更新用于DSP中斷響應；設置新的步進(jìn)量；IO_UPDATA用于更新寄存器。

每時(shí)間段的線(xiàn)性調頻用profile2~profile3引腳控制。其中profile2控制通道1，profile3控制通道2。AD9958線(xiàn)性調頻的操作方法：在線(xiàn)性?huà)哳l模式下，頻率累加器可使輸出頻率編程從低頻轉換為高頻，或者從高頻轉換為低頻。低頻存儲在profile0；高頻存儲在profilel。頻率累加器的內部組合邏輯要求FTWO的值必須總小于FTWl的值。PSO引腳控制掃頻方向。當PSO引腳由低跳變至高時(shí)，頻率由低頻掃頻至高頻；或當PSO由高跳變至低時(shí)，頻率從高頻掃頻至低頻，頻率累加器需要共4個(gè)控制字，即上升掃頻步進(jìn)控制字(RDFTW)、上升掃頻駐留時(shí)間控制字(RSRR)、下降掃頻步進(jìn)控制字(FDFTW)和下降掃頻駐留時(shí)間控制字(FSRR)。其中，RDFTW表示當頻率從低頻掃頻至高頻時(shí)，頻率每上升一步，頻率累加器需要增加的頻率數，即上升步進(jìn)；RSRR表示當頻率從低頻掃頻至高頻時(shí)，頻率累加器頻率增加的速度，即累加器增加一個(gè)步進(jìn)需要多長(cháng)時(shí)間。RSRR說(shuō)明了在兩個(gè)步進(jìn)間，頻率累加器需要累計的SYNC_CLK周期數。在線(xiàn)性?huà)哳l模式下，組合邏輯可確保器件輸出頻率不超過(guò)FTW1，即使下一個(gè)RDFTW的增加會(huì )使頻率超過(guò)FTWl。一旦頻率達到FTW1，只要PSO引腳為高電平，頻率輸出始終為FTWl。同樣，內部邏輯可確保下降掃頻時(shí)頻率不低于FTWO，即使下一個(gè)FDFTW的增加使頻率超過(guò)FTWO。如果在掃頻期間PSO引腳狀態(tài)改變，則DDS器件將按照新的步進(jìn)頻率控制字和掃頻速度字來(lái)執行新的掃頻方向。圖7給出其控制流程圖。

5 結語(yǔ)
提出基于A(yíng)D9958實(shí)現非線(xiàn)性調制(NLFM)信號的方法。經(jīng)與其他信號比較，該信號能夠在線(xiàn)性度好的區間內取得較好的脈壓性能。采用該NLFM信號的發(fā)生器具有硬件資源少，控制電路簡(jiǎn)單，不受速度限制等特點(diǎn)?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/LPI">LPI的雷達改造技術(shù)已廣泛用于586雷達，并取得很好的實(shí)效。