基于DMA的并行數字信號高速采集系統
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此類(lèi)檢測口信號采集中多通路、高采樣率的特性要求瞬時(shí)大量數據的高速緩存實(shí)現方法。文獻[3]以硬盤(pán)為存儲介質(zhì)，采用DMA技術(shù)實(shí)現了接近6 MB/s的存儲速率。文獻[4]，文獻[5]，基于SoPC技術(shù)采用SDRAM作為存儲介質(zhì)，相對硬盤(pán)存儲速度有了很大的提高。但是當通道數超過(guò)SDRAM數據位數時(shí)，SoPC的處理速度就會(huì )影響數據的存儲速度，適用于多通路同步采集。本文采用讀寫(xiě)速度最高的SRAM作為存儲介質(zhì)，并利用虛擬多個(gè)DMA通道的技術(shù)極大地提高了數據存儲速度，實(shí)現多路并行數字信號的高速同步采集。
1 系統整體設計
采集系統采用了嵌入式技術(shù)達到便攜性的目的，由FPGA子系統和ARM子系統兩部分組成，如圖1所示。
FPGA子系統接收ARM子系統的指令，完成數據的采集、緩存和發(fā)送功能。數字信號緩沖電路用于數字信號的電平轉換和驅動(dòng)。輸入數字信號可能是TTL或CMOS電平，采用緩沖電路一方面減小對原電路的影響，另一方面將電平轉換為FPGA輸入所需的CMOS電平。FPGA子系統以Altera公司的EP1C12Q240C6芯片為核心，EP1C12Q240C6擁有12 060個(gè)邏輯單元以及173個(gè)用戶(hù)可使用IO，能充分滿(mǎn)足開(kāi)發(fā)及調試中的要求。FPGA搭配SRAM采用DMA的方式實(shí)現數據的高速緩存，選用SRAM容量為1 MB，訪(fǎng)問(wèn)時(shí)間為10 ns，利用SRAM訪(fǎng)問(wèn)速度快的特點(diǎn)，可達到200 MB/s的數據訪(fǎng)問(wèn)速率。同時(shí)，FPGA還實(shí)現了與ARM的通信接口，完成緩存數據的打包發(fā)送功能。
ARM子系統實(shí)現數據的存儲和人機交互界面。采集到的數據可以通過(guò)ARM子系統以類(lèi)似于邏輯分析儀的方式圖形化地呈現給用戶(hù)，方便用戶(hù)管理數據采集過(guò)程。
2 DMA高速數據緩存
由于A(yíng)RM系統通信速度的限制，要想避免數據的溢出，采集的數據需要先緩存到FPGA子系統的SRAM中。對于62路并行數據信號進(jìn)行同步采集，采集頻率為5 MHz時(shí)，數據量達310 Mb/s，因而選用了DMA的方式來(lái)高速地緩存采集數據?；贔PGA系統，數字信號首先在采樣時(shí)刻被存放到FPGA的寄存器中，并在2個(gè)連續采樣時(shí)刻之間的采樣間隔內將FPGA寄存器中的數據通過(guò)多個(gè)虛擬的DMA通道存儲到SRAM中。DMA高速數據緩存結構如圖2所示。
采集系統選用了1片16 bit的SRAM，62路數字信號需要分為4組緩存入SRAM中，因而構建了4個(gè)DMA通道分時(shí)與SRAM連接。由于SRAM的訪(fǎng)問(wèn)時(shí)鐘是FPGA系統中的最高時(shí)鐘，所以SRAM的訪(fǎng)問(wèn)時(shí)鐘選用了系統時(shí)鐘。SRAM的訪(fǎng)問(wèn)時(shí)間為10 ns，系統時(shí)鐘必須低于100 MHz，才能保證每次能將數據完整正確地寫(xiě)入SRAM中。本FPGA系統選用了50 MHz的系統時(shí)鐘，這樣采樣時(shí)鐘頻率最高為5 MHz，一個(gè)采樣周期內的數據有10個(gè)系統時(shí)鐘周期的時(shí)間來(lái)處理。在FPGA系統的控制下，一個(gè)采樣周期內的10個(gè)系統時(shí)鐘有1個(gè)用于等待數據寫(xiě)入FPGA寄存器，4個(gè)用于向SRAM寫(xiě)入數據。數字信號并行采集的數據緩存時(shí)序如圖3所示。
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