推拉輸出電路的動(dòng)態(tài)功耗

設計者經(jīng)常僅僅根據所接負載的直流輸入電流要求，冒險使推拉輸出電路的負載達到它的最大直流扇出能力。特別是當設計CMOS總線(xiàn)時(shí)這一想法尤其具有誘惑力，因為此時(shí)理論上的扇出能力是無(wú)限的。實(shí)際上重負載的總路線(xiàn)結構會(huì )帶來(lái)兩個(gè)缺點(diǎn)，上升時(shí)間將會(huì )減慢，而且驅動(dòng)器件的功耗將會(huì )提高。

下例是一個(gè)重負載CMOS總線(xiàn)的實(shí)際上升時(shí)間和功耗計算的例子。

例：CMOS總線(xiàn)的性能

我們正為一臺并行計算機的共享存儲器子系統構造一個(gè)大型總線(xiàn)，如圖2.8所示?？偩€(xiàn)連接著(zhù)20個(gè)小的CPU，其中任何一個(gè)都可能存取這個(gè)8位的隨機訪(fǎng)問(wèn)存儲器（RAM）。整個(gè)系統裝配在一個(gè)大的電路板上。

該總線(xiàn)是通過(guò)阻抗可控的50歐印刷電路走線(xiàn)來(lái)實(shí)現的，走線(xiàn)長(cháng)度為10IN。圖2.8顯示出總線(xiàn)的傳播長(cháng)度遠遠小于74HCT640門(mén)電路上的上升時(shí)間，因此在總線(xiàn)的兩端都沒(méi)有使用端接器。

根據直流扇出系數，我們預期每個(gè)總路線(xiàn)驅動(dòng)器應該能夠很容易地驅動(dòng)其他20個(gè)電路。已知每個(gè)收發(fā)器的最大傳播延遲為9NS，我們計劃使總線(xiàn)運行在30NS的周期上（33MHZ）。

為了檢驗這一設計，計算出每一條印刷線(xiàn)路負載電容，并分別與三態(tài)輸出的驅動(dòng)阻抗相比較，計算出總線(xiàn)的RC上升時(shí)間。最后計算每個(gè)驅動(dòng)器內的功耗。

負載電路

當每個(gè)驅動(dòng)器轉換到關(guān)閉（OFF）狀態(tài)時(shí)，仍然存在負載電容。每個(gè)驅動(dòng)器的這一I/O負載電容在手冊中都被制造商標明為10PF。我們有20個(gè)負載，所以負載電容總共為200PF。加上底板印刷線(xiàn)路的電容2PF/IN，可以得到：

74HCT640的輸出電阻

在SIGNETICS的高速CMOS數據手冊上列出了以下指標（兩個(gè)驅動(dòng)晶體管中上端的情況是最差的）：

VCC=4.5V

VOH=3.84V

I輸出=6.0MA