一種基于PWM的CMOS誤差放大器的設計

對電路進(jìn)行交流增益仿真，觀(guān)察電路增益和單位增益帶寬，結果如圖4所示。
根據交流仿真結果可知，電路0 dB帶寬達到55.5 MHz，電壓開(kāi)環(huán)增益約67．2 dB，相位裕度為180°-96．97°≈83．0°。
共模抑制比CMRR是放大器對輸入端共模信號的抑制能力，其計算表達式為

其中Avd表示差模增益，Avc表示共模增益。把運算放大器連接成單位增益負反饋的模式，在運算放大器的同相和反相輸入端加上相同的交流電壓，進(jìn)行交流仿真，得到的仿真結果如圖5所示，該曲線(xiàn)是1／CMRR，因此可以得到運算放大器的低頻共模抑制比為49．17 dB。

電源抑制比PSRR是衡量電路對電源噪聲的抑制能力，把運算放大器連接成單位增益負反饋的模式，僅在供電電壓源上增加1 V的交流電壓，測試結果如圖6所示，該曲線(xiàn)是1／PMRR，因此運算放大器的低頻電源抑制比為71．39 dB，各項指標達到預期要求。

4 結論
為解決PWM控制器中輸出電壓與基準電壓的誤差放大問(wèn)題，本文設計了一款高增益，寬帶寬，輸出擺幅可以控制的新型誤差放大器。通過(guò)在二級放大電路中間增加一級緩沖電路，克服補償電容的前饋效應，同時(shí)消除補償電容引入的零點(diǎn)。通過(guò)交流仿真驗證，電路0 dB帶寬達到55．5 MHz，電壓開(kāi)環(huán)增益約67．2 dB，相位裕度為83．0°上升建立時(shí)間和下降建立時(shí)間分別為6．7 V／μs和5．7 V／μs，共模抑制比和電源抑制比分別為49．17 dB和71．39 dB。其突出優(yōu)點(diǎn)是自頂向下設計，每一個(gè)器件的具體參數先通過(guò)手工計算再用軟件仿真逐步調整獲得，查找和修改錯誤方便，具有較大的靈活性。該誤差放大器已經(jīng)成功運用到PWM芯片中，其獨特的結構使得PWM的最大輸出占空比和最小輸出占空比可以控制，大幅提升了芯片系統的整體性能。