小數N分頻鎖相環(huán)應用優(yōu)缺點(diǎn)分析

小數N分頻PLL從上世紀七十年代開(kāi)始就已投入使用。小數N分頻使PLL輸出的分辨率可以降至PFD頻率的一小部分(如圖所示)，其中PFD輸入頻率為1 MHz?？梢援a(chǎn)生分辨率為數百Hz的輸出頻率，同時(shí)維持較高的PFD頻率。因此，小數N分頻的N值顯著(zhù)小于整數N分頻的N值。

Integer-N Compared to Fractional-N Synthesizer

由于電荷泵處的噪聲以20 logN的比率累加到輸出上，因此相位噪聲可以得到顯著(zhù)改善。對于GSM900系統，小數N分頻ADF4252的相位噪聲性能為–103 dBc/Hz;相比之下，整數

N分頻PLL ADF4106的相位噪聲性能為–93 dBc/Hz。小數N分頻的另一個(gè)顯著(zhù)優(yōu)勢是可以改善鎖定時(shí)間。當PFD頻率設置為20 MHz、環(huán)路帶寬為150 kHz時(shí)，頻率合成器可以在不到30 s內跳躍30 MHz。目前的基站要求使用兩個(gè)PLL模塊，確保LO能滿(mǎn)足傳輸的時(shí)序要求。利用小數-N分頻的超快鎖定時(shí)間，將來(lái)頻率合成器的鎖定時(shí)間特性將允許用一個(gè)小數-N分頻PLL模塊代替現行的兩個(gè)“乒乓”式PLL。

小數N分頻PLL的缺點(diǎn)是雜散水平較高。小數N分頻900.2(見(jiàn)圖7B)的組成是N分頻器花80%的時(shí)間除以900，花20%的時(shí)間除以901。平均分頻是正確的，但瞬時(shí)分頻是錯誤的。因此，PFD和電荷泵會(huì )不斷地試圖校正瞬時(shí)相位誤差。提供求平均值功能的-調制器會(huì )承受繁重的數字運算活動(dòng)，從而在輸出處產(chǎn)生雜散成分。數字噪聲加上電荷泵的匹配不精確性，導致雜散水平高于大多數通信標準的容許水平。小數N分頻器件只是在最近才對雜散性能進(jìn)行了必要的改進(jìn)，例如ADF4252，使設計人員得以考慮將其用于傳統的整數-N分頻市場(chǎng)。

使用ADIsimPLL™簡(jiǎn)化PLL設計

ADIsimPLL™軟件是一個(gè)完整的PLL設計包，可從ADI公司網(wǎng)站下載。該軟件具有用戶(hù)友好的圖形界面，并提供了完整而全面的指南供新手用戶(hù)參考。

傳統上，PLL頻率合成器設計依靠發(fā)布的應用筆記來(lái)輔助設計PLL環(huán)路濾波器。因此，需要建立原型電路來(lái)確定鎖定時(shí)間、相位噪聲和基準雜散電平等重要性能參數。然后，在實(shí)驗室內“調整”元件值并反復進(jìn)行冗長(cháng)測量來(lái)實(shí)現優(yōu)化。

ADIsimPLL可以簡(jiǎn)化并改進(jìn)傳統的設計流程。設計人員首先從“全新PLL向導”開(kāi)始構建PLL，方法是指定PLL的頻率要求，選擇整數N分頻或小數N分頻方案，然后從PLL芯片庫(模型庫或定制VCO)中選擇并從多種拓撲結構選擇環(huán)路濾波器。該程序可以設計環(huán)路濾波器并顯示相位噪聲、基準雜散、鎖定時(shí)間以及鎖定檢測性能等關(guān)鍵參數。

ADIsimPLL其簡(jiǎn)單性和互動(dòng)性如同使用電子表格。用戶(hù)可以修改環(huán)路帶寬、相位裕量、VCO靈敏度和元件值等全部設計參數，且仿真結果會(huì )實(shí)時(shí)更新。這使得用戶(hù)可以輕松針對特定要求來(lái)優(yōu)化設計。例如，通過(guò)改變帶寬，用戶(hù)可以實(shí)時(shí)觀(guān)察權衡鎖定時(shí)間和相位噪聲，并具有基準測量精度。

ADIsimPLL包括精確的相位噪聲模型，從而能可靠地預測頻率合成器閉環(huán)相位噪聲。用戶(hù)報告仿真和測量之間具有出色的相關(guān)性。如果需要，設計人員可以直接在元件級別操作并觀(guān)察改變個(gè)別元件值所產(chǎn)生的影響。

使用ADIsimPLL的基本設計流程歸納如下：

1. 選擇基準頻率、輸出頻率范圍和通道間隔

2. 從列表中選擇PLL芯片

3. 選擇VCO

4. 選擇環(huán)路濾波器配置

5. 選擇環(huán)路濾波器帶寬和相位裕量

6. 運行仿真

7. 評估時(shí)間和頻域結果

8. 優(yōu)化

ADIsimPLL適用于整數N分頻或小數N分頻PLL，但無(wú)法模擬小數N分頻雜散。小數N分頻器件的相位噪聲預測假設器件在“最低相位噪聲”模式下工作。

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