硬件仿真器成IC設計新寵

　　隨著(zhù)芯片復雜度的提高，驗證測試變得越來(lái)越重要，對芯片最顯著(zhù)的改進(jìn)不僅在設計流程中產(chǎn)生，也在芯片調試和驗證流程中反復進(jìn)行著(zhù)。因此，為幫助IC設計企業(yè)縮短驗證時(shí)間、加快產(chǎn)品上市，大型EDA工具提供商均致力于加強硬件仿真工具的開(kāi)發(fā)與相關(guān)市場(chǎng)的經(jīng)營(yíng)。Cadence于日前推出其新一代驗證計算平臺PalladiumXPII，容量擴展至23億門(mén)。Synopsys公司則在2012年收購了仿真工具供應商EVE，強化了其硬件輔助驗證產(chǎn)品線(xiàn)。Mentor亦于2012年推出高速多功能硬件加速仿真器Veloce。全球三大EDA公司均已涉足硬件仿真器市場(chǎng)，并進(jìn)行激烈競爭。

　　圖為新一代驗證計算平臺

　　驗證測試面臨挑戰

　　現代大規模集成電路設計密度越來(lái)越高，更加快速、有效地進(jìn)行設計驗證成為極大的考驗。

　　對于設計工程師而言，有關(guān)芯片功能和性能方面的綜合數據是關(guān)鍵信息。他們通常會(huì )根據設計規范預先假設出芯片各項性能的大致參數范圍，提交給驗證測試人員，通過(guò)驗證測試分析后，得出比較真實(shí)的性能參數范圍或者特定值;設計工程師再根據這些值進(jìn)行分析并調整設計，使芯片的性能參數達到符合設計規范的范圍。為了保證最終得到的芯片設計符合設計要求，IC設計公司不得不在驗證階段投入大量資源，驗證測試便成為一種使合格產(chǎn)品產(chǎn)量最大、次品減至最低的方式。

　　對此，Cadence全球銷(xiāo)售兼系統與驗證部門(mén)資深副總裁黃小立表示，由于現代大規模集成電路設計密度越來(lái)越高，擁有越來(lái)越多的核，存儲器、邏輯電路、射頻IC等都集成到系統級芯片中，針對如此復雜的系統級芯片，更加快速、有效地進(jìn)行設計驗證便成為一個(gè)極大的考驗。系統級芯片測試是一個(gè)費時(shí)間的過(guò)程。要完成測試，要降低測試成本，需要生成數千測試圖形和矢量，還要達到足夠高的故障覆蓋率才行。隨著(zhù)測試鏈從芯片級延伸到板級、系統級、現場(chǎng)級測試，面臨的測試挑戰隨之倍增。

　　Synopsys公司高級市場(chǎng)總監RajivMaheshwary表示，自20世紀90年代至今，大規模集成電路設計隨著(zhù)復雜度的增加，在驗證方法上經(jīng)歷了從仿真到驗證的過(guò)程。第一次轉變是通過(guò)HDL仿真和SynopsysVCS這樣的編譯代碼仿真技術(shù)，解決“仿真生產(chǎn)率差距”的問(wèn)題，而后轉變到通過(guò)引入SystemVerilog和高級測試平臺解決“驗證生產(chǎn)率差距”問(wèn)題。

　　硬件仿真重要性不斷提升

　　全球三大EDA公司均已涉足硬件仿真器市場(chǎng)，并展開(kāi)了激烈的競爭。

　　一般來(lái)說(shuō)，IC設計仿真有三種方式：軟件仿真、FPGA仿真和硬件加速仿真。軟件仿真的特點(diǎn)是調試方便，但是速度慢，目前基本在kHz級別。FPGA仿真的速度較快，價(jià)格也相對便宜，但是測試中可見(jiàn)程度差，工程師不容易看出哪里出了問(wèn)題，還要花很多時(shí)間找錯。硬件仿真加速器不僅速度快、容量大，也可進(jìn)行調試，不過(guò)產(chǎn)品價(jià)格是三種方式中最昂貴的。但是，隨著(zhù)設計驗證重要性的提升以及IC復雜度的提高，硬件仿真加速器展現出越來(lái)越高的重要性。

　　日前，Cadence推出其新一代驗證計算平臺PalladiumXPII，容量擴展至23億門(mén)。根據Cadence公司介紹，新產(chǎn)品與上一代的PalladiumXP相比，具有更高的性能、更大的容量、更快的上載速度和增強的調試能力。不僅是Cadence，其他幾家主要的EDA公司也在不斷強化在硬件仿真器市場(chǎng)的開(kāi)發(fā)力度。2012年Synopsys公司宣布的一項重要收購，便是對仿真工具供應商EVE的收購。合并EVE公司后得到的ZeBu硬件輔助驗證產(chǎn)品線(xiàn)，將會(huì )拓寬Synopsys的驗證產(chǎn)品市場(chǎng)，改善其在硬件仿真市場(chǎng)相對弱勢的地位，使得Synopsys具備與Cadence的Palladium硬件-軟件驗證計算平臺一爭高低的能力。而Mentor更是不甘落后，于2012年4月推出了高速多功能硬件加速仿真器Veloce，也具有相當高的仿真性能。

　　全球三大EDA公司均已涉足硬件仿真器市場(chǎng)，并展開(kāi)激烈競爭。

　　設計驗證將以IP為主

　　20年前設計以門(mén)為主，現在以IP為主，IP的復用技術(shù)成為推動(dòng)驗證方法演變的重要因素。

　　隨著(zhù)設計驗證重要性的提升、IC復雜度的提高，高效的設計驗證方法工具的設計開(kāi)發(fā)思路也在發(fā)生著(zhù)演變。

　　首先，隨著(zhù)IP模塊化的發(fā)展，設計驗證開(kāi)始以IP為主。對此，Cadence全球銷(xiāo)售兼系統與驗證部門(mén)資深副總裁黃小立表示，IP的復用技術(shù)是推動(dòng)驗證方法演變的重要因素。SoC產(chǎn)品雖然意味著(zhù)更好的電路時(shí)序和更高的可靠性，但同時(shí)SoC也意味著(zhù)更復雜的邏輯。系統的復雜度決定了不可能簡(jiǎn)單地將各個(gè)IP模塊集成起來(lái)就完成了SoC設計。因此，如何更快更好地完成驗證工作成為目前業(yè)界非常關(guān)注的話(huà)題之一。20年前設計以門(mén)為主，現在以IP為主。若以門(mén)為主，一個(gè)“與門(mén)”一個(gè)“或門(mén)”，很簡(jiǎn)單就可以辨別。而以IP為主，就會(huì )產(chǎn)生新的問(wèn)題——核難以辨別，如何驗證核、如何將其準確體現在SoC里、如何在SoC里面驗證和優(yōu)化，這些均與以門(mén)為主的驗證完全不同，所以必須大力加速提供核的組合。另外，還要提供全面的驗證模塊，如果購買(mǎi)USB、PCR等，這些核都需要外部仿真驗證。

　　其次，高速度、高性能、高容量成為對仿真工具的重要要求。RajivMaheshwary表示，21世紀后網(wǎng)絡(luò )應用推動(dòng)設計復雜性上升到更高水平。ASIC的門(mén)數量已達到1000萬(wàn)或更多，IP模塊的采用也越來(lái)越多。這種情況使得更加先進(jìn)的驗證技術(shù)，如各種高級測試平臺、約束隨機驗證法和斷言等成為提升“驗證覆蓋率”的關(guān)鍵。下一代SoC驗證技術(shù)需要大幅提升驗證性能和容量，能夠提供先進(jìn)和直觀(guān)的調試技術(shù)以幫助工程師快速分析海量數據，并找出設計問(wèn)題，能夠提供全面、成熟、快速、高效和即時(shí)的驗證IP，并為設計團隊提供軟硬件聯(lián)合驗證方案，幫助他們開(kāi)發(fā)代碼和硬件，并讓這一切在統一的平臺上實(shí)現。

　　最后，軟件在芯片中的比例和重要性上升也導致設計驗證的復雜化。黃小立表示，因為現在終端產(chǎn)品真正形成差異化的是軟件，每家公司有不同的軟件方法，哪怕運行在同一硬件平臺上，各家軟件還是有差異的。因此，設計驗證必須發(fā)展至軟件層級。